妖怪喜欢风 2022-05-19 19:10 采纳率: 33.3%
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Verilog的always语句疑惑

  1. 既然每个module之间，每个module的always之间都是并行的，那么还写成不同的module意义在哪里？
  2. always组合逻辑电路中当敏感变量为*时，而语句块中有if else语句，那么这个敏感变量除了指代语句块中赋值语句语句右边的变量，还是否指代条件语句中的条件变量？
  3. 非阻塞赋值是要在end语句块结束时，那么这个always的end指的是同级还是endmodule？
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  • 逍遥xiaoy 2022-05-19 20:02
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    1.分成不同的模块方便设计也方便后序的更新，输入输出端口更加明确，而且可以例化使用多个相同的module。
    2.*指的是所有的变量变动
    3.同级的，每个always模块是独立的，不可以在多个always模块中对同一个变量赋值

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