Verilog——建模方式和特点

前言

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Verilog专栏

建模类型及特点

数据流建模

（assign语句）

• 据流建模侧重于描述信号之间的关系和数据的流动路径，而不关心具体的硬件结构。
• 主要使用assign语句来描述信号的赋值和逻辑运算。
• 通常用于组合逻辑电路的描述。

结构化建模

（调用模块）

• 结构化建模描述了硬件电路的层次结构，通过实例化基本模块（如门电路）来搭建更复杂的电路。
• 这种建模方式类似于使用元器件搭建电路图。
• 适合描述层次化设计和组合复杂模块。

行为级建模

（always语句块）

• 行为级建模描述了电路的功能行为，而不是具体的硬件实现。
• 使用always块、if语句、case语句等控制逻辑来描述行为。
• 适用于描述时序电路，如寄存器、状态机等。