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Test 1.5.1 – HS Entry: TCLK-PRE Value
Test 1.5.2 – HS Exit: TCLK-POST Value
Test 1.5.3 – HS Clock Rising Edge Alignment to First Payload Bit
Test 1.5.4 – Data-to-Clock Skew (TSKEW[TX])
Test 1.5.5 – Initial HS Skew Calibration Burst (TSKEWCAL-SYNC, TSKEWCAL)
引言
本文之前,已经讨论了1.3.x和1.4.x的测试项,1.5.x的测试项相对较少,主要是用于时钟和数据通道相关的时序测量,如不熟悉MIPI的整个工作流程,可以先阅读之前的测试章节加深印象,然后,再开始本章节的阅读:
MIPI D-PHY TX 一致性测试实例解析 Part 01_一只豌豆象的博客-CSDN博客
MIPI D-PHY TX 一致性测试实例解析 Part 01 续_一只豌豆象的博客-CSDN博客
MIPI D-PHY TX 一致性测试实例解析 Part 02_一只豌豆象的博客-CSDN博客
测试项详解
Test 1.5.1 – HS Entry: TCLK-PRE Value
测试目的:验证在任何数据通道开始从“LP模式转换到HS模式” 之前,传输有效HS时钟信号的持续时间(TCLK-PRE);
注意事项:
TCLK-PRE间隔从时钟通道TCLK-ZERO的末端测量(在时钟通道差分波形穿过低于最小有效HS-RX差分阈值+/-70mV的点)到数据通道的VDP LP-01下降沿穿过VIL,MAX (550mV)的点,因此,如果设计中的时钟通道不需要工作于LP模式时,则不用进行该项的测试(小编的设计用不到该项);
判定标准: TCLK-PRE ≥ 8*UI
Test 1.5.2 – HS Exit: TCLK-POST Value
测试目的:验证在任何数据通道切换到LP模式后,继续传输有效HS时钟信号的持续时间(TCLK-POST);
注意事项:
TCLK-POST时间间隔是从数据通道TCLK-TRAIL周期结束到时钟通道TCLK-TRAIL周期开始测量的。(请注意,有关THS - TRAIL和TCLK-TRAIL间隔的测量细节,可以分别参考测试项1.3.13和1.4.13),因此,如果设计中的时钟通道不需要工作于LP模式时,则不用进行该项的测试(小编的设计用不到该项) ;
判定标准: TCLK-POST ≥ 60ns + 52*UI
Test 1.5.3 – HS Clock Rising Edge Alignment to First Payload Bit
测试目的:验证传输的时钟和数据信号边缘之间的相位关系;
注意事项:
将HS数据信号的第一个有效载荷位(即,同步字节后的第一个比特位,可参考1.3.3) ,与时钟的上升沿对齐;
判定标准:只有在第一个数据有效载荷位区间内检测到完整的时钟上升沿时,方可“通过”;
测试实例如下图所示:
Test 1.5.4 – Data-to-Clock Skew (TSKEW[TX])
测试目的:验证时钟和数据信号边沿之间的时序偏差;
注意事项:
如下图所示,标准采样时,时钟的边沿交叉点应处于数据比特位的正中间(即,0.5UI,INST),此时采样所用的setup time = hold time,但是,实际中,是被允许产生一定的相位差的,这个相位差放在时域里,就是本测试的TSKEW值;
判定标准:
数据速率≤1Gbps时, -0.15*UI,INST≤ TSKEW,Max&Min&Mean ≤ 0.15*UI,INST;
1Gbps < 数据速率 ≤ 1.5Gbps时, -0.2*UI,INST≤ TSKEW,Max&Min&Mean ≤ 0.2*UI,INST;
数据速率 > 1.5Gbps时, -0.15*UI,INST≤ TSKEW,Max&Min ≤ 0.15*UI,INST,
-0.2*UI,INST≤ TSKEW,Mean ≤ 0.2*UI,INST;
测试实例如下图所示:
Test 1.5.5 – Initial HS Skew Calibration Burst (TSKEWCAL-SYNC, TSKEWCAL)
测试目的:验证数据通道上发送的初始倾斜校准码的有效性,包括长度、格式等;
注意事项:该校准码由16个UI的“1”同步码+最小2^15个UI的“01”数据构成,将会嵌入到THS-ZERO和THS-TRAIL之间;
只有当数据速率>1.5Gbps时,才会建议使用;
具体请参考另外的文章:MIPI D-PHY的校准测试_一只豌豆象的博客-CSDN博客