一只豌豆象的博客

当我们有一个差分对时，TDR实际上测量的是差分对中任意一条线的奇模阻抗。两条线的两个奇模阻抗之和就是差分对的差分阻抗。大多数TDR仪器测量差分对的差分阻抗的方式是测量该对中两条线的奇模阻抗。在差分TDR中，通道1输出1V到0V信号，通道2输出-1V到0V信号，平均值为0，表示没有公共信号，是一个纯差分信号。

许多层压板供应商提供的Dk/Df表来源于箝位带状线谐振器测试方法，但是，这些数字并没有考虑到铜箔的实际粗糙度。当需要考虑基于层压厚度和铜箔粗糙度的Rz校正因子时，可以使用更精确的Dkeff值以及因果粗糙度模型（比如，Huray-Bracken roughness model）来进行传输线建模。

USB2.0 于 2000 年 4 月发布，现已成为连接计算机和外围设备的标准接口。该标准由 Compaq、HP、Intel、Lucent、Microsoft、NEC 和 Philips 合作制定，USB 2.0 速率增加到了 480 Mbps（高速模式），接口有四组信号：两条差分信号，VCC 和 GND 。

在PCB过孔建模过程中，从可靠来源获取准确的介电材料属性至关重要。其中，一个关键因素是相对介电常数Dk。供应商会采用各种测试方法来测定Dk以及损耗因子Df，这些数值最终会发布在他们的数据表中。PCB制造商以及信号完整性（SI）和电源完整性（PI）工程师则依赖于这些数值，用于设计PCB堆叠结构以及进行SI/PI分析。

在过去低数据传输速率的年代，走线弯曲造成的反射相对较小，甚至可能无法通过测量检测到，因此，在狭窄的数字互连PCB走线中经常可以忽略不计，但是，随着数据速率飞跃式地提升，在如今的任何应用场合中，设计者都需要对这种弯曲结构所造成的影响保持清醒的认知。

从示波器中导出的时域波形数据，需要按照固定的格式进行修改，并通过Display dataset对话框导入ADS。

在小编过往发布的文章中，已经讨论了一些PCB信号过孔的建模仿真方法，总结出来，目前使用到了四种方法，分别为：CST、ADS、Matlab和数值分析，在此，将这些文章进行汇总，设计者可以根据自己的需求选择合适的方法用于自己的信号完整性（SI）设计评估工作。

由于DDR的数据总线具备双向数据传输功能，需要对读写模式进行独立仿真环境的创建，并且分为连续和突发模式，再加之有单端和差分信号、有数据总线和地址总线，需要在数据传输过程中额外注意串扰的影响，并选择合适的驱动和负载以找寻设计裕量与串扰强度之间的平衡，因此，实际操作步骤和分析过程还是较为繁琐耗时的，需要设计者具有足够的耐心。

利用Matlab的建模功能，可以生成任意的AMI驱动模型，这为无法获取有效模型的设计者提供了极大地帮助，并且，借助ADS的组合扫描功能，可以轻松完成对复杂配置数据的对比分析，从而帮助设计者更为高效地完成SerDes链路的信号仿真设计和评估工作。

这个例子展示了如何使用Matlab的 Serial Link Designer 应用程序执行高速信号链路的PCB预布局（pre-layout）串扰分析，该应用程序提供专用的系统级设计和分析环境，可以帮助设计者确定干扰源信号对通道整体 BER 的影响，从而预测设计方案如何影响设计裕量。

以太网的MDI接口应用中，共模端接网络的应用广泛，并且，其电路参数从100 BASE-T1到1000 BASE-T1保持了相同的参数定义，这就不得不引起使用者的怀疑，毕竟百兆和千兆以太网的工作频段差异巨大，这样的设计真的可以做到上下兼容吗？本文针对此问题，进行了深入的探讨。

Smart_Eye_Probe是一个眼探头，允许灵活数量的输入通道，输入通道支持单端或差分信号的混合，并且，可以使用一个共同的时钟信号触发通道的眼图。目前，仅支持瞬态（Transient）和通道（Channel Sim）逐位模式（Bit by bit）模拟，不支持信道统计（Statistical）模式和DDR总线（DDRSim）仿真。

布线中采用Tabbed routing，在缩小布线面积的同时，可以有效降低并行走线的远端串扰效应，但是，会引入潜在的共模能量的增加（换言之，可能并不适用于部分差分布线场景），并且，这种走线结构不适用于信号速率较低的场景，因此，该设计是一把“双刃剑”，设计中需要谨慎选择使用。本文为一个实际的设计仿真案例，在该DDR4接口设计中，使用了大量的Interdigital tabs走线构造形式，由于走线结构的复杂性，不可能进行快速地全链路的三维参数提取，因此，对下述结构进行分段等效建模。

S参数的仿测一致性是可以保证的，但要强调一点，由于测试手段上的一些缺陷，这种一致性并不能完全代表设计的真实水平，仅可以充分说明仿真设置的准确性和合理性，如要达到理想的匹配效果，则需要更为精密的测量台架。

配备 ＰｏＣ（ＰｏｗｅｒｏｖｅｒＣｏａｘ）电感网络的串行解串器（ＳｅｒＤｅｓ）高速链路在应用中，经常遇到插入损耗（Ｓ２１）性能陡降的技术问题，通过对 ＰｏＣ电感网络进行分布参数的数值建模及计算推导分析，研究发现印制电路板（ＰＣＢ）的寄生电容会引起 ＰｏＣ网络中高品质因数电感的强烈阻抗谐振，从而导致Ｓ２１问题的产生，通过合理的 ＰＣＢ优化措施，可以将影响最小化，并通过仿真和测试，进一步验证了数值建模预判方法的合理性和准确性。

本文详细介绍汽车系统中100 BASE-T1的PMA（物理媒质接入层）测试用例，所述的一致性测试用以验证产品是否满足OPEN联盟/IEEE 标准中PMA层电气规范。

在ADS的仿真环境中，不论发送和接收的AMI模型是否为true或者false，都可以将通道仿真设置为统计模式，但是，如果有一方的Init函数为false，在统计模式下，处于false状态的模型将不能执行其自带的后处理功能，如下图所示，左边的统计模式和右边的逐比特模式眼图存在明显的差异，原因在于，接收端的init函数为false导致在统计模式中不能对眼图进行DFE处理，换言之，此时统计模式下的眼图就是未经任何处理的“生图”。

现今，越来越多的高速接口被用在PCB上，随着这些接口的传输速率越来越快，阻抗在系统中扮演着越来越重要的角色，在这种情况下，蚀刻因素的影响越来越突出。

PCB设计中的cut out参考面早已是SI评估中常用的阻抗优化方式，通过合理的仿真建模，可以提供合适的设计参考，并保持与测试结果的高度一致性。

进行IBIS驱动文件的瞬态信号仿真波形生成眼图时，经常会遇到由于驱动文件启动过程中的电平不稳定而导致“双眼皮”问题，从而影响到对于结果的判断，ADS中的一个小工具可以快速地解决这个问题。

随着核心电源网络的电压裕度持续降低，端到端电源完整性建模变得愈发困难，究其原因，是作为系统设计者，我们通常无法得知供应商提供的芯片die模型（die model）的准确性，本文就一个实际的案例，对该问题进行了较为深入的探讨，为正确判断die模型的正确性提供了一种行之有效的思路。

PoC方案广泛应用于汽车、摄像头模块和其他类似的远程设备，本文总结了Power over Coax（PoC）同轴供电技术的工作原理、基本器件的选型标准和测试验证的方法。

本文重点讨论的是MIPI C-PHY HS模式的电气互连参数的定义，即S参数和阻抗相关的技术指标。

对于物理概念清晰的工程师而言，使用时域算法几乎能够解决所有电磁仿真问题，但是，掌握时域算法的仿真技巧比掌握频域的难度大，这恐怕也是很多仿真工程师更喜欢使用频域算法的原因，因此，对于时域算法的灵活应用更能考验你是否是一名合格的仿真工程师。

文章汇集了常见的高速接口的信号眼图测试模板技术要求，比如，LPDDR5/4、PCIe 5.0/4.0、USB、MIPI等等，方便工程师快速进行查询和使用。

本文以概述的方式，对PCI Express Base Specification 5.0的电气规范中的关键技术要点进行了串联梳理，旨在增加相关技术指标的可读性，并使之更好地展现给设计者。实际的PCIe规范文档中，电气指标的技术内容很多，感兴趣的工程师，需要仔细阅读文档的内容，以获取更多对设计有帮助的指标要求。

发射器和接收器之间的互连承载了D-PHY通信中使用的所有信号，整个互连可能由几个级联的传输线段组成，如印刷电路板、柔性电路板、互连连接器和电缆，对于互连系统，统称为TLIS（Transmission Line Interconnect Structure）。就物理尺寸而言，传输线互连结构-TLIS通常是最大的部分，因此，也是影响性能的关键环节，本文着重讨论了该部分的设计规则定义。

在使用CST电磁仿真软件进行PCB的三维建模时，经常会遇到不能自动创建离散端口的问题，原因有很多，比如：缺少元器件封装、开路端口、多端子模型等等，这个时候，很多人会选择手动进行端口创建，但是，这个过程费时费力，并且容易产生软件报错，本文根据上述应用场景，说明如何进行自动端口创建。

介绍ADS SIPro Data Display中，如何实现数据的同框分坐标轴显示。

PCB走线的阻抗对每个网络的信号完整性至关重要，但是，验证每个信号是不切实际的，尤其对于设计复杂度很高的产品而言，设计者的有限精力只能用于关注关键的设计点，这一过程往往会造成一些设计的疏忽从而导致错误。ADS SIPro中，提供了一个不用进行S参数提取而快速计算走线阻抗的小工具-RapidScan-Z0，通过这个工具，设计者可以任意可视化地查看走线阻抗以及定位不符合设计规格的走线部分。

本文简明扼要地描述了如何利用CST的参数化脚本快速生成PCB的通孔三维模型，非常适合于进行快速精准的PCB参数分析。

USB 3.1 Gen 1 最高支持 5Gbps，而 USB 3.1 Gen 2 最高支持 10Gbps，但设计时做了预留，其实际的有效带宽大约为7.2Gbps。USB 3.1 Gen 1 和 Gen 2 的官方命名分别为“SuperSpeed USB”和“SuperSpeed USB+”，但这从未在行业内流行起来。通常，OEM 会将 5Gbps 或 10Gbps 速度添加到它们的规格表中，以区分这两种 USB 标准。

之前的文章中，已经采用CST中的微带线模块进行了很多的仿真分析，本文将再次利用这些模块，从另外一个角度去探讨关于传输线的使用问题--金属的表面粗糙度。 众所周知，数据传输中，当速率越来越高时，信号在金属介质中的趋肤效应就愈发明显，能量就会更多地集中于金属的表面进行流动，此时，如果金属表面不再光滑而是凹凸不平，能量的传输过程就会产生波动，当这种波动积累到一定的量级，就会严重影响到传输线的阻抗稳定性，从而导致信号失真和传输异常。

信号测试中出现“双眼皮”的眼图测试效果，可能的导致因素总结如下：PCB通道阻抗设计不匹配，负载端出现严重反射；发射端采用了不当的信号预处理；接收器均衡处理不当；通道串扰严重... 基于以上的假设，本文就逐一分析下这些因素到底是如何对正常的信号眼图造成影响的。

微带线设计在很多PCB设计场景中被应用，但是，有些工程师往往并不注重设计细节，导致最后的设计指标与预期相差甚远，比如设计中，会将丝印、散热金属等放在走线的上方，设计检查时会有人产生质疑，至于如何影响到实际的设计性能，往往众说纷纭、各执一词，本文通过利用CST的三维快速建模功能，演示这些设计细节是如何影响到设计本身性能的。

通过本文的仿真对比分析，提取有效Dk值方面，TDR技术在一些固定的场景下，依然有其参考应用价值，而随着VNA功能的不断增强和高精度测量手段的不断更新，双端口Delta-L技术才是主流评估方法，而单端口Delta-L技术则可以作为其降本增效的方案补充。

PCB走线过程中经常出现直角拐弯，导致的阻抗不连续性使得电路性能的恶化，因为这种不连续性会引入寄生电容，从而引起相位和振幅误差、输入与输出失配以及寄生耦合，消除这些效应的方法是改变直角拐弯的构造，可将其改成具有一定弧度的弯头，或者通过削角来降低直角弯头的电容效应。CST软件中提供了一些走线弯曲结构的模块，可以方便地进行建模评估，从而省去了手工建模的复杂流程，本文以微带线结构为例，展示如何利用CST的相关功能进行快速的设计。

ADS提供了一种通用的MDIF格式文件，允许用户使用一个通用的数据接口实现导入和导出的功能。

Intel Delta-L方法已被公认为一种常规方法，通过对测试线进行2端口测量来提取层压板材料的Dk和插入损耗。它需要具有不同长度的两对传输线，以及4端口或2端口VNA。本文对这种方法进行了简化，只需要对两条不同长度的测试线进行单端口的测量，这可以在VNA的单端口中实现，并且，这种简化的方法同样可以测量层压板层的Dk和总损耗，通过本文的描述，这种单端口deltaL方法可以成为常规PCB层压板验证和表征的一种简单、低成本的方法，同时，文章也陈述了该方法的局限性。

本文所探讨的TRL校准方法对应的解析计算方法，相比传统的矩阵形式降低了计算复杂度，这种方法可以扩展用于更多的测量情形，特别是对于差分输入和输出的情况。