->PSYS域:
HCLK_PSYS:PSYS域的高频时钟
PCLK_PSYS:PSYS域的低频时钟
SCLK_ONENAND:
4.S5PV210时钟体系局部框图
-> 时钟来源:晶振+时钟发生器+PLL+分频电路
有4个晶振接口,设计板子硬件时可以根据需要来决定在哪里接晶振。接了晶振之后上电相应的模块就能产生振荡,产生原始时钟。原始时钟再经过一系列的筛选开关进入相应的PLL电路生成倍频后的高频时钟。高频时钟再经过分频到达芯片内部各模块上。
-> 从左到右依次完成了原始时钟生成->PLL倍频得到高频时钟->初次分频得到各总线时钟。
要看懂时钟体系框图,2个符号很重要:一个是MUX开关,另一个是DIV分频器。
MUX开关就是个或门,设置值决定了哪条通道通的,分析这个可以知道右边的时钟是从左边哪条路过来的。
DIV分频器,是一个硬件设备,可以对左边的频率进行n分频,分频后的低频时钟输出到右边。
5.时钟设置的关键性寄存器
xPLL_LOCK寄存器:主要控制PLL锁定周期。
**xPLL_CON寄存器:**主要用来打开/关闭PLL电路,设置PLL的倍频参数,查看PLL锁定状态。
**CLK_SRC寄存器:**是用来设置时钟来源的,对应时钟框图中的MUX开关。
**CLK_SRC_MASK寄存器:**决定MUX开关n选1后是否能继续通过。
**CLK_DIVn寄存器:**各模块的分频器参数配置。
其中最重要的寄存器有3类:CON、SRC、DIV。其中CON决定