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RSS订阅原创 RTL逻辑代码书写规范
本文总结了SystemVerilog RTL编码规范，主要包含语法规则、命名约定和设计实践三大类内容。在语法方面，强调使用always_ff/always_comb替代传统always块，推荐条件表达式而非if-else/case语句，避免产生锁存器。命名规范要求文件名与模块名一致，信号命名采用小写加_n后缀。设计实践方面，重点规范了跨时钟域处理、复位同步化、位宽匹配等关键问题，并建议避免使用interface以减少潜在问题。同时提出了消除编译warning、合理使用枚举和参数等编码建议，旨在提高代码可读性
2025-07-08 16:33:17
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原创 Markdown编辑器推荐&常用语法介绍
在日常工作以及在github浏览一些项目时，.md文件还是比较常见的，之前都是使用Typora进行查看，但是现在需要收费了。因此，这里再推荐两个免费且功能强大可以实时渲染的Markdown编辑器，并记录一下常用的一些语法。
2025-04-07 16:18:44
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原创 AXI协议——学习笔记（一）概述
最近需要使用AXI-BRAM、XDMA框架的PCIE以及UART协议，都有涉及到AXI接口，因此需要深入研究一下这个接口的各个信号的含义，以更好的完成设计和验证，这里整理了网上找到的一些内容以及自己的思考，内容比较多，纯干货，不整虚头八脑的，需要分为多期来完成。
2024-04-12 15:59:35
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原创 System Verilog基本语法
在入门FPGA、ASIC设计时，记录整理了System Verilog基本语法以及一些注意事项，方便大家一起学习讨论。
2024-03-12 17:23:11
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原创 静态时序分析（理论及Prime Time使用）——学习笔记
学习静态时序分析时记录的一些笔记，其中包含了对《Static Timing Analysis for Nanomter Designs》的一些翻译，以及在网络收集到的一些注意事项等。理解不是很全面，会在不断学习中继续完善的。欢迎交流，一起加油！！！冲冲冲！！！
2024-03-12 17:21:54
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原创 Synopsys EDA Tools的安装
2.激活LICENCE时，作者一会儿写成lmg_scl一会儿写成lmg_vcs，需要注意统一为lmg_scl。在设置LICENCE时，记得将SNPSLMD_LICENSE_FILE改成自己的hostname。已经有很多教程存在，我个人是根据如下链接中步骤搭建的。1.在设置环境变量时。
2023-07-02 12:29:52
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原创 QQ登录连接超时，报00001错误
在qq登录界面右上角点击登录设置：一般登陆服务器默认设置不使用高级选项：将这个设置改成TCP类型，地址是tcpconn+,端口号不要动，就解决了。
2021-10-06 10:04:01
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空空如也
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