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RSS订阅原创 ModelSim/Quartus Il/Vivado与notepad/vs code的关联使用
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2024-07-15 23:05:22
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原创 数字IC知识杂记
要求一个芯片控制另一个芯片的时序，两者之间至少采用一个总线连接来控制时钟。主机控制总线，从机被动接收总线。双方不会通过总线连接时钟，异步通信要求双方使用独立的时钟生成装置（波特率发生器），生成相同的通信速度。一般描述某种通信的特点为：同步/异步 、串行/并行 、半双工/全双工。双方都可以发送数据，但同一时刻只能一方发送，另一方接收。在每个数据方向上仅有一根数据线。本篇博文为记录学习所用，如有错误，请各位批评指正。单向通信，只能由一方发送数据，另一方接收数据。双方都可以给对方发送数据，且可以同时发送数据。
2024-06-29 17:33:39
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原创 Verilog-UART串口通信协议
uart：通用异步收发传输器（Universal Asynchronous Receiver/Transmitter)，是一种通用串行数据总线，用于异步通信。uart能实现双向通信，在嵌入式设计中，它常用于主机与辅助设备通信。uart包括RS232、RS449、RS432、RS422和RS485等接口标准规范和总线标准规范，既uart是异步串行通信口的的总称。
2023-04-13 08:30:00
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原创 关于电路的输入阻抗和输出阻抗
输入阻抗和输出阻抗是相对的。阻抗，简单的说就是阻碍作用，是广义上的等效电阻。阻抗是电路或设备对电流的阻力，输出阻抗是在出口处测得的阻抗。阻抗越小，驱动更大负载的能力就越高。引入输入阻抗和输出阻抗这两个词，最大的目的是在设计电路中，要提高效率，即要达到阻抗匹配，达到最佳效果。由上也可以得出：输入阻抗和输出阻抗实际上就是等效电阻，单位与电阻相同。
2023-04-13 00:00:56
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原创 C51单片机的基本知识
单片机，英文Micro Controller Unit，简称MCU内部集成了CPU、RAM、ROM、定时器、中断系统、通讯接口等一系列电脑的常用硬件功能单片机的任务是信息采集（依靠传感器）、处理（依靠CPU）和硬件设备（例如电机，LED等）的控制单片机跟计算机相比，单片机算是一个袖珍版计算机，一个芯片就能构成完整的计算机系统。但在性能上，与计算机相差甚远，但单片机成本低、体积小、结构简单，在生活和工业控制领域大有所用。
2023-04-12 23:49:11
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原创 C语言-51单片机常用
使用模块化编程可极大的提高代码的可阅读性、可维护性、可移植性等（等同于verilog代码中的例化）**模块化编程：**把各个模块的代码放在不同的.c文件里，在.h文件里提供外部可调用函数的声明，本篇随笔为记录学习所用，内容大多来源于网络，如有侵权，请联系博主。
2023-04-12 23:45:13
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原创 Verilog-实现时钟分频（1KHZ、奇、偶分频，占空比为50%）
由时序图看出分别用时钟上升沿和下降沿得到高电平：低电平 = 4 ：3，然后将两者相与就可以得到7分频占空比为50%的时钟。（1）高电平：低电平 = 4 ：3（即 1：0 = 4 ：3）（2）低电平：高电平 = 4 ：3（即 0：1 = 4 ：3）接下来会介绍两种实现方法（占空比为50%）本篇随笔为学习记录所用，如有错误，请各位指正批评。二者实现方式相同，这里只介绍第一种方法。1khz分频-testbench。偶数分频testbench。奇数分频testbench。
2023-04-12 23:38:28
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原创 verilog-实现按键消抖模块
轻触按键：相当于是一种电子开关，按下时开关接通，松开时开关断开，实现原理是通过轻触按键内部的金属弹片受力弹动来实现接通和断开。本篇随笔为学习记录所用，如有错误，请各位指正批评。高电平有效的Verilog实现。高电平有效的TESTBENCH。低电平有效的Verilog实现。低电平有效的TESTBENCH。##（1）高电平有效的情况。##（2）低电平有效的情况。#3.Verilog代码。#2.实现方案-状态机。
2023-04-12 23:22:15
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原创 Verilog-实现脉冲边缘检测电路
本篇博客主要记录使用Verilog实现对脉冲的上升沿和下降沿检测；下面的链接是博主所写的“基于basys2的按键消抖”，其中状态机实现按键消抖使用了本篇博客所介绍的边缘检测电路。
2023-04-12 23:21:05
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原创 Verilog-实现基于状态机的序列检测--一段式状态机、二段式状态机、三段式状态机
将时序逻辑和组合逻辑划分开来，时序逻辑进行当前状态和下一状态的切换，组合逻辑实现输入、输出以及状态的判断，这种写法相对容易维护，不过组合逻辑输出容易出现毛刺等问题。代码易维护，时序逻辑的输出解决了二段式写法中组合逻辑的毛刺问题，但是三段式消耗的资源相对多一点，并且三段式从输入到输出比一段式和二段式会延时一个时钟周期。将所有的逻辑（输入、输出、状态）在一个always块里进行描述，这种写法看起来简单，但对于复杂的状态会容易出错，并且在大型项目中这些代码是不利于维护的。的工作，这就要用到状态机的思想。
2023-04-12 23:19:14
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原创 Verilog语法总结
可以提前将VGA数据，比如颜色的数据存放在一个源文件中(起名为VGA_Para.v或者VGA_Para.h)在VGA的driver和display模块可以直接调用这个文件VGA_Para.v。可以在编译期间将一个Verilog源文件包含在另一个Verilog文件中，作用类似于C语言中的#include结构。它的作用和`ifdef 是相反的----当其后的标识符未被定义时，则编译后续的代码段。只有1，10，100才是合法的说明时间单位和时间精度的整数。#3、任务：关键字 task-----endtask。
2023-04-12 23:15:23
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空空如也
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