Verilog 以及 FPGA 学习笔记（1）

最新推荐文章于 2025-07-14 10:48:20 发布

原创

最新推荐文章于 2025-07-14 10:48:20 发布 · 1.1k 阅读

23 ·

CC 4.0 BY-SA版权

文章标签：

#fpga开发 #学习 #笔记

归约运算符的使用

规约运算符有时可以用来判断一个vector的所有位的逻辑关系：

& a[3:0]     // AND: a[3]&a[2]&a[1]&a[0]. Equivalent to (a[3:0] == 4'hf)
| b[3:0]     // OR:  b[3]|b[2]|b[1]|b[0]. Equivalent to (b[3:0] != 4'h0)
^ c[2:0]     // XOR: c[2]^c[1]^c[0]

奇偶校验

原文出处链接：详解奇偶校验

奇校验（Odd Parity）

奇校验要求数据中的“1”的总数为奇数。如果原始数据中的“1”个数是偶数，校验位就设为1，以保证总数变为奇数；如果原始数据中的“1”个数是奇数，校验位设为0，表示已经满足条件，不需要额外调整。

偶校验（E

最低0.47元/天解锁文章

200万优质内容无限畅学

确定要放弃本次机会？

福利倒计时

: :

立减 ¥

普通VIP年卡可用

立即使用

咸蛋烧茄子

关注关注

24
点赞
踩
23

收藏

觉得还不错? 一键收藏
0
评论
分享

复制链接

分享到 QQ

分享到新浪微博

扫一扫
举报

举报

Verilog/FPGA/Vivado学习（基于小梅哥Xilinx FPGA）学习笔记

Star19180325的博客

12-23

2709

学习笔记，不时更新

FPGA学习笔记（二）Verilog语法初步学习(语法篇1)

贾saisai的博客

09-23

1753

在FPGA设计里面，我们有多种设计方式，如原理图设计方式、编写描述语言〈代码〉等方式。一开始很多工程师对原理图设计方式很钟爱，这种输入方式能够很直观的看到电路结构并快速理解，但是随着电路设计规模的不断增加，逻辑电路设计也越来越复杂，这种设计方式已经越来越不满足实际的项目需求了.这个时候Verilog 语言就取而代之了,目前Verilog已经在FPGA开发/IC设计领域占据绝对的领导地位。

参与评论您还未登录，请先登录后发表或查看评论

verilog 归约操作符

qq_36613247的博客

06-28

7471

一、归约操作符包括：归约与（&），归约与非（~&），归约或（|），归约或非（~|），归约异或（^），归约同或（~^）。二、归约操作符结果归约操作符只有一个操作数，它对这个向量操作数逐位进行操作，最终产生一个 1bit 结果。三、和其他不同逻辑操作符、按位操作符和归约操作符都使用相同的符号表示，因此有时候容易混淆。区分这些操作符的关键是分清操作数的数目，和计算结果的规则。1.逻辑操作符主要有 3 个：&&（逻辑与）, ||（逻辑或），!（逻辑非）。2.按位操作符

关于奇偶检验为什么用归约异或

不是很懂你们二次元

09-07

1336

所以针对一个二进制数做归约异或的时候可以把0当作两个1，再把相邻的两个1当作0。显然当1的个数为奇数个时，最后替换完前面都是0末尾为1，归约异或结果为1。当1的个数为偶数个时，替换为全0，归约异或结果为0。综上所述，归约异或的结果跟数据中包含的1的个数有关，当1是偶数个时结果为0，1是奇数个时结果为1。所以想把我的想法简单记录一下。异或简而言之相同为0不同为1。4，数据的0和1调换位置不影响最终的结果。1，只有0和1相异或结果才会为1。2，一串0做归约异或结果为0。3，两个1做异或结果为0。

归约运算符

weixin_30566149的博客

03-29

5020

归约运算符是一元操作数，相当于C中的单目运算符。它是对一个操作数进行位操作，最后得到一个一位的数。归约运算的过程是第一步先用操作数的第一位和第二位进行位操作，然后再用第一步的结果和操作的数的下一位进行位操作，如此重复直到最后一位。 1、归约与 2、归约或 3、归约异或一个例子 a = 4'b0000; &a = 0; ~&a = 1 ;|a =...

Verilog 表达式

qq_36613247的博客

06-29

1969

Verilog 中提供了大约 9 种操作符，分别是算术、关系、等价、逻辑、按位、归约、移位、拼接、条件操作符。

SystemVerilog-归约运算符（Reduction operators）

OpenFPGA的博客

10-11

1327

数字硬件建模SystemVerilog-归约运算符（Reduction operators）经过几周的更新，SV核心部分用户自定义类型和包内容已更新完毕，接下来就是RTL表达式和运算符。马上HDLBits-SystemVerilog版本也开始准备了，基本这一部分完成后就开始更新~介绍归约运算符对单个操作数的所有位执行运算，并返回标量（1位）结果。表5-9列出了归约运算符。表5-9：RTL建模的归约...

特权同学FPGA学习笔记及完整代码

06-13

通过学习笔记和配套的 Verilog 代码，读者可以深入了解 FPGA 设计的核心概念。 FPGA 是一种可编程逻辑器件，用户可以根据需求定制硬件电路。在 FPGA 设计中，硬件描述语言（HDL）是关键工具，其中 Verilog 是一种...

FPGA学习笔记及使用书籍

09-15

本资源摘要信息涵盖了FPGA学习笔记及使用书籍，涉及数字IC设计逻辑门原理图、Verilog基础语法等知识点。一、数字IC设计逻辑门原理图数字IC设计逻辑门原理图是数字电路设计的基础。通过学习数字IC设计逻辑门原理...

Verilog HDL 语法整理（二）

记录所学，分享知识，结识挚友

10-01

3403

前言本文承接前文：Verilog HDL 语法整理（一）。本文主要介绍 Verilog 的运算符和表达式。一、Verilog HDL 初始化 FPGA 内主要对记忆器件（寄存器、BRAM、ROM等）进行初始化，无记忆性的单元（wire 型连线）不用初始化。 1、分布式赋初值在声明变量时，直接对变量赋值。例： reg [15:0] I_DATA=16'ff ; 2、集中式赋初值使用 init......

Verilog HDL归约操作符

12-09

归约操作符在单一操作数的所有位上操作，并产生1位结果。归约操作符有:* & (归约与)如果存在位值为0, 那么结果为0；若如果存在位值为x或z，结果为x；否则结果为1。* ~& (归约与非)与归约操作符&相反。* (归约或)如果存在位值为1，那么结果为1；如果存在位x或z，结果为x；否则结果为0。* ~ (归约或非)与归约操作符相反。* ^ (归约异或)如果存在位值为x或z，那么结果为x；否则如果操作数中有偶数个1, 结果为0；否则结果为1。* ~^ (归约异或非)与归约操作符^正好相反。如下所示。假定,A = 'b0110;B = 'b0100;那么:B 结果为1& B 结果为0~ A 结

Verilog语言基础1

Here is prician

03-25

2713

访问量破8k啦！好开心，会持续更新的😊 1、Verilog中的模块结构 Verilog模块完全定义在module与endmodule关键字之间每个模块包括四个主要部分：模块声明、端口定义、数据类型说明和逻辑功能描述

Verilog HDL按位操作符与归约操作符的区别

weixin_34049948的博客

06-07

1397

以下来自百度知道：http://zhidao.baidu.com/question/420476218.html 按位是二元操作符，是将操作符两边的操作数进行操作符所规定的运算，例如：a & b(a=1,b=1),出来结果为1；归约是一元操作符，是将操作数的几个bit位当成1bit的操作数进行操作符所规定的运算，例如：a=4’b1101，则 &a= 1&...

异或^的几个应用(verilog)

limanjihe的专栏

08-31

6万+

reference : http://www.cnblogs.com/danh/archive/2010/12/24/1915810.html (博客有参考价值) 一、交换两个整数的值而不必用第三个参数 a = 9; b = 11; a=a^b; 1001^1011=0010 b=b^a; 1011^0010=1001 a=a^b; 0010^1001=10

异或运算规则及其应用

hjhomw的博客

10-19

3万+

异或运算法则　　1. a ^ b = b ^ a 　　2. a ^ b ^ c = a ^ (b ^ c) = (a ^ b) ^ c; 　　3. d = a ^ b ^ c 可以推出 a = d ^ b ^ c. 　　4. a ^ b ^ a = b.异或运算　　1、异或是一个数学运算符。应用于逻辑运算。　　2、例如：真异或假的结果是真，假异或真的结果也是真，真异或真的结果是假，假异或假

三分钟掌握位运算符——与（&）、非（~）、或（|）、异或（^）