SystemVerilog 随机系统函数 $random 的使用方法与 FPGA

### FPGA 系统函数使用方法及示例 #### 一、显示（Display）相关函数 这些函数主要用于向控制台输出调试信息或其他有用的数据。 - **`$display` 函数** `$display` 可以用来打印格式化的字符串到标准输出设备上，在每次调用时会自动添加换行符。这有助于开发者实时查看变量的状态变化情况[^1]。 ```verilog initial begin reg [7:0] data; data = 8'hAA; $display("Data is %h", data); end ``` - **`$strobe` 函数** 类似于 `$display`，但是只有当所有信号都稳定下来之后才会执行实际的输出动作。这意味着如果在一个组合逻辑路径中有延迟，则直到整个表达式的计算完成后才会有输出结果[^5]。 ```verilog always @(posedge clk) begin ... $strobe("Strobed Data is %b", data); end ``` - **`$monitor` 函数** 自动监测指定变量的变化并将其值输出至屏幕。每当被监控的对象发生变化时就会触发一次输出行为。 ```verilog initial begin $monitor("Time:%0t d=%b,e=%b",$time,d,e); end ``` #### 二、仿真时间相关函数 这类函数允许获取当前仿真的精确时刻或者设置特定的时间单位和精度等属性。 - **`$time`, `$stime`, `$realtime`** 这些函数分别返回不同类型的数值表示当前模拟器内部计时器所指向的位置。其中 `$time` 返回的是64位整型；而 `$stime` 则提供了一个更短版本即32位无符号整形；最后 `$realtime` 给出了浮点形式的结果。 ```verilog initial begin $display("Current simulation time (64-bit): %0t", $time); $display("Current simulation time (32-bit): %0d", $stime()); $display("Current simulation real-time: %f", $realtime()); end ``` - **`$timeformat`** 设置如何展示由上述三个时间查询命令得到的信息，默认情况下是以秒作为基本计量单位，并保留两位小数点后的有效数字。 ```verilog initial begin $timeformat(-9, 2, " ns", 10); // Now times will be printed with nanosecond resolution. end ``` #### 三、文件输入输出相关函数 为了能够保存或读取外部存储介质上的资料，Verilog 提供了一系列针对文件的操作接口。 - **打开/关闭文件 (`$fopen`, `$fclose`)** 使用 `$fopen` 来创建新文档或将现有文件置为可写状态，成功后获得一个唯一的标识符称为“文件句柄”。相反地，当我们完成了所有的I/O活动以后应当记得释放资源并通过调用 `$fclose` 关闭连接。 ```verilog integer file_handle; initial begin file_handle = $fopen("./output.txt", "w"); // Write to the file... $fclose(file_handle); end ``` - **写入数据 ($fwrite$, $fdisplay$, etc.)** 向已开启的目标位置追加内容可以通过多种方式实现，比如直接利用类似于 C 语言风格的 `fprintf()` 方法或者是更加简洁直观的选择像 `$fdisplay` 或者 `$fstrobe` 这样的专用指令。 ```verilog initial begin integer fh = $fopen("log.txt", "a+"); $fdisplay(fh, "Logged at %0t : Value of signal 'data' was %b", $time, data); $fclose(fh); end ``` #### 四、数学函数 对于某些需要频繁处理算术运算的应用场合来说，内置了一些常用的数学库可以帮助简化编程工作量。 虽然具体的例子未给出，但常见的包括绝对值(`$abs`)、正弦余弦(`$sin`, `$cos`)等功能都可以在这里找到对应的支持。 #### 五、随机函数 特别值得一提的是 `$random` 函数，它是 SystemVerilog 中非常有用的特性之一，能够在测试平台生成伪随机序列以便更好地验证设计的行为模式[^2]。 ```verilog reg signed [31:0] rand_num; initial begin repeat(10) begin rand_num = $random(); $display("Random number generated: %d", rand_num); end end ```