AD9528学习笔记

李71~李先森

已于 2023-11-24 15:25:54 修改

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文章标签：学习笔记

于 2023-11-24 15:22:32 首次发布

本文链接：https://blog.csdn.net/Eng_ingLi/article/details/134597357

本文介绍了ADI的AD9528时钟芯片，其由2阶段PLL组成，支持SYSREF信号生成和多设备同步。芯片提供14路输出，包括高频率和低频率选项，可通过PLL1、PLL2或内部SYSREF发生器配置。文章详细描述了PLL结构、VCXO支持和输出配置方法，以及裸机驱动程序链接。

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前言

AD9528是ADI的一款时钟芯片，由2-stage PLL组成，并且集成JESD204B/JESD204C SYSREF信号发生器，SYSREF发生器输出单次、N次或连续信号，并与PLL1和PLL2输出同步，从而可以实现多器件之间的同步。
AD9528总共有14路输出，6路输出（Output 0 - Output 3，Output 12， Output 13）最高可达1.25 GHz，其余8路输出最高可达1 GHz。每一路输出均可配置为从PLL1，PLL2或内部SYSREF发生器输出。每一路都包含一个带数字相位粗调功能的分频器，以及一个模拟精调相位延迟模块，可以灵活分配14路输出为 device clock/ SYSREF信号的组合。
Functional Block Diagram：

PLL1

PLL1 Block Diagram

PLL1 支持外部压控晶体振荡器（VCXO），外部REFA和REFB参考时钟。VCXO和参考时钟支持LVDS和COMS两种可选的输入电平。两路参考时钟输入和VCXO输入路径上分别有数字时钟分频器（ $R_A$ ， $R_B$ ， $N 1$ ）。
参考输入的选择可以通过寄存器0x0108进行控制：

REFA和REFB参考时钟输入的选择支持引脚控制和软件控制两种模式，通过寄存器0x010A进行控制：