Js_cold的博客

原创 Vivado Block Design中Create Hierarchy IO顺序调整方法

摘要：Vivado中通过GUI创建的层次结构模块IO顺序无法自动调整，导致外部模块显示混乱。解决方法为：1)关闭工程；2)手动编辑.bd文件中的Hierarchy部分，调整IO顺序；3)重新打开工程即可看到修改后的顺序。该方法适用于需要精确控制模块接口顺序的情况。

原创 video frame buffer write生成报错

video frame buffer write生成报错，[Common 17-69] Command failed: Synthesis failed - please see the console or run log file for details

原创 FPGA Ku平台DP1.4 最高支持8K

Xilinx的DisplayPort 1.4技术为FPGA/SoC设计提供高性能视频接口，支持8K@30Hz/4K@120Hz显示，集成DSC1.2压缩、多流传输和FEC纠错。适用于UltraScale+ FPGA和Zynq MPSoC系列，通过TX IP配置可实现8K输出（实测支持8K30Hz）及音频/LUT嵌入功能。

原创 FPGA Ku平台HDMI2.1最高支持8K60Hz

Xilinx HDMI2.1 IP子系统支持4K@120Hz/8K@60Hz超高分辨率，总带宽达48Gbps。该方案符合HDMI2.1标准，具备FRL协议、动态HDR、VRR防撕裂、ALLM低延迟及eARC高清音频等关键技术。

原创 Modelsim调试do不自动识别目录下的.do文件

Modelsim调试时do命令无法自动识别.do文件的问题

原创 高速LVDS信号（基于GSV2011）

本文分享了使用FPGA调试GSV2011芯片时遇到的问题及解决方案。该芯片采用12对LVDS接口，作者参考XAPP524文档中ISERDESE2+IDELAYE2方法进行数据解嵌。实际测试发现信号插拔容易导致数据错位，引发图像异常。经过多次调试最终获得可用程序，并寻求更优解决方案。文章重点探讨了在高速ADC采集和视频传输场景下，多路LVDS接口的数据对齐问题。

原创 液晶屏LVDS接口Timing

原创 Mini-LVDS Interface Specification

Mini-LVDS Interface Specification Revision 0.1

原创 LVDS 协议标准

LVDS协议标准

原创 Vivado SDK打开失败

1.本地工程目录不变从Vivado启动不进入SDK。2.本地工程目录改变从Vivado启动不进入SDK。3.本地工程目录不变从Vivado启动进入SDK，但是没有工程文件。4.本地工程目录改变从Vivado启动进入SDK，但是没有工程文件。5.外部工程从Vivado启动不进入SDK。6.外部工程从Vivado启动启动进入SDK，但是没有工程文件。.......总之不进入SDK或者启动进入SDK但是没有工程文件。

原创 Xilinx SDK工程导入与导出

工程导出工程导出1.选择Flie -> Export...

原创 Vivado烧录找不到对应Flash型号

1.找到vivado安装目录的xicom_cfgmem_part_table.csv文件，把flash型号加到这个文件里面，其余项根据需要复制已经存在的Flash属性即可。Flash型号种类繁多，Vivado本身自带的Flash型号不全，导致直接在线烧录时找不到对应的Flash型号，下面以华邦的Flash为例。如：D:\Xilinx\Vivado\2017.4\data\xicom\xicom_cfgmem_part_table.csv。3.就可以在如下界面中找到添加的flash型号了。

原创 Video Processing Subsystem编译报错

电脑时间改成比如2019年等等，就可以正常编译，并且编译完成后，恢复成当前日期亦可，只要不reset_project都可以正常编译。

原创 FPGA Ku平台V-By-One接收

摘要：本文提出采用FPGA高速Serdes直接解析VBORX接口的方案，实现8K分辨率向下兼容。该方案利用FPGA Serdes优势，通过灵活配置高速口数量，支持多种数据排列方式（逐点/分屏等），已成功实现8K/4K不同刷新率的解析。方案采用纯逻辑代码编写，移植性强，可嵌入自定义命令和数据，为V-By-One接口应用提供了高效解决方案。

原创 FPGA Ku平台V-By-One点8K屏

本文介绍了基于FPGA高速Serdes直接驱动显示屏的方案，重点阐述了V-By-One协议及其在8K/4K高分辨率显示中的应用。通过KuFPGA高速接口实现8K120Hz/60Hz、4K120Hz等多种显示模式驱动，支持多种分屏方式。方案采用纯逻辑代码编写，具有平台兼容性优势，并可嵌入自定义命令和数据。文中展示了系统框图、不同分辨率下的数据排列方式及实际点亮效果，为高分辨率显示驱动提供了技术参考。

原创 FPGA K7平台V-By-One点4K60hz屏

根据协议采用FPGA高速Serdes直接驱动屏，节省传统的转换芯片，支持逐点/左右分屏/四分屏等，纯逻辑代码编写，不受FPGA平台限制。采用FPGA高速Serdes直接驱动屏，充分发挥FPGA的优势。