vivado SOC——hello word（上）建立SOC系统

于 2018-11-26 22:17:06 发布
阅读量2.1k 收藏 15
点赞数 1
CC 4.0 BY-SA版权
分类专栏： Xilinx_Vivado 文章标签： FPGA vivado
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/ciscomonkey/article/details/84554898
本文详细介绍使用Vivado 2016.4在米联客701Amini开发板上搭建ZYNQ SOC的过程。从创建工程、选择ZYNQ型号，到配置系统时钟、DDR内存，直至产生硬件模型，一步步解析搭建硬件系统的步骤。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

引言
本节为了熟悉vivado的SOC使用，由于我也是开始学，所以请一起学的人点评指点。

软件：vivado 2016.4
板子：米联客701A mini

  • 开发板介绍

  • 创建工程
    在这里插入图片描述
    在这里插入图片描述

  • 选择ZYNQ的型号和封装格式
    这一块可以查看原理图获知，然后点击next,finish即可
    在这里插入图片描述
    在这里插入图片描述

  • 下面开始搭建SOC（也就是搭建我们的硬件系统）
    在这里插入图片描述
    创建最小系统，
    在这里插入图片描述
    给最小系统起一个名字，这里我们起名叫system。

  • 添加ZYNQ的处理系统IP

在这里插入图片描述

  • 设置ZYNQ处理系统
  • 在这里插入图片描述
    IO设置在这里插入图片描述 我们的核心板上具有一个uart，我们需要通过uart来传输hello world的信息在这里插入图片描述
    所以我们的ZYNQ最小系统需要一个uart。
    在这里插入图片描述
    勾选uart1，uart1对应的48脚和49脚，必须对应我们的硬件原理图，我们的硬件也是48脚和49脚
    在这里插入图片描述
    由于后续我们要测试网口，所以我们把网口也连上
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    下图是PHY芯片的管脚，52 53为配置管脚链接PHY
    在这里插入图片描述
  • 下面配置系统时钟PS时钟和PL时钟
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
  • 电压设置
    在这里插入图片描述
    在这里插入图片描述
  • 设置DDR
    在这里插入图片描述

在这里插入图片描述

128乘以16=256M（2048除以8）
在这里插入图片描述
点击ok

  • 运行
    在这里插入图片描述
    点击自动运行，他会帮我们把这些外设链接好
    在这里插入图片描述
    我们把这条线也连接上
    在这里插入图片描述

  • generate outpt product
    产生硬件模型
    在这里插入图片描述
    在这里插入图片描述

  • 如果系统发生错误
    清除之前产生的文件
    在这里插入图片描述

  • 产生HDL wrapper
    在这里插入图片描述
    这是一个顶层文件
    然后就可以产生bitstrem

评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值