dong6016的博客

原创 三极管的特性参数

1.三极管的参数可以分为：静态参数、动态参数、极限参数和温度参数四大类。3.穿透电流：基极开路的时候，C和E之间的漏电流，nA或者uA级别的；2.饱和压降：饱和的时候UCE之间压差为0.1~0.3v;4.极限参数则是安全设计的关键，如VCEO和SOA曲线；2.静态参数决定直流工作点稳定性，比如β值及其温漂；3.动态参数涉及频率响应和开关速度，像fT和Cob；3.基极-集电极之间的电容，也就是输入电容。2.交流的时候特征频率是一个重要的参数。1.动态参数，也是交流特性。1.温度对开启电压的影响。

原创 vivado dropping logic core with cellname

1.时钟触发信号为 有产生条件的，导致此时没有时钟信号，从而无法正常运行ILA进行信号抓取。--低温冷启动 Dropping logic core with cellname。--高温热启动 Dropping logic core with cellname。2.修改ltx的uuid可以尝试一下是否可行。

原创 低温冷启动 & 高温热启动

1.在低温下，晶体管的阈值电压可能升高，导致时序路径变慢，从而可能引起建立时间（setup time）违规。另外，也可能出现保持时间（hold time）违规，因为低温下信号传播速度可能变快（但通常低温下延迟增加，所以建立时间问题更常见）。2.dropping logic core意味着在低温下某个逻辑核心（可能是一个特定的模块或IP核）无法正常启动或工作，导致功能失效。1.低温下，具体是哪个模块失效？在温度恢复后是否恢复正常？3.cellname，这通常是在FPGA布局布线后网表中的某个具体单元。

原创 通过Tcl脚本命令：set_param labtools.auto_update_hardware 0

1.通过Tcl脚本命令：set_param labtools.auto_update_hardware 0 禁用JTAG上电检测，因为2016.1 及更高版本 Vivado 硬件管理器中，当 FPGA正连接编程电缆时 重新上电，可能会出现FPGA无法自动加载程序的故障。2.还可以通过 hw_server -e "set jtag-poll-delay 3600000000" 调整硬件管理器的刷新周期。命令中的3600000000，单位是us。

原创 JTAG热插拔的干扰

9.板级电源扰动：瞬间插入/拔出JTAG设备（特别是USB Blaster或Digilent Cable）会导致电源地噪声增加，影响 GT 的参考时钟稳定性。10.信号干扰耦合：JTAG信号线靠近GTX的参考时钟线、复位线或共享电源轨，干扰通过串扰或地弹引入。4.JTAG插拔引起地平面电压波动（>200mV），导致GTX/GTH收发器的PLL参考时钟抖动超标。6.未隔离的噪声通过PCB寄生电容耦合至差分对（如GTX的TX_P/N），破坏眼图完整性。一、JTAG热插拔的干扰的路径。1.常规的TVS防护。

原创 xilinx fpga芯片的结温

1.“结温”是半导体器件（比如Xilinx FPGA芯片）常用的一个术语，全称是“结温”（Junction Temperature），指的是芯片内部晶体管结点（PN结）的温度。7.xilinx芯片的最大结温通常在 125°C 到 150°C 之间，这是芯片允许的最高工作结温，超过这个温度，芯片可能会损坏或失效。2.结温是芯片内部最关键的温度点，代表晶体管内部结点的实际温度，通常比芯片表面的温度或者散热器的温度要高。5.结温 = 芯片内部晶体管结点的温度，是芯片内部最真实反映工作温度的指标。

原创 SDI的实现

3.使用xilinx的demo的dru实现。2.使用gtx的白手起家搭建。1.gtx的sdi搭建流程。

原创 二极管的一些特性

二极管的电压钳位是利用其导通压降（硅管约0.7V，肖特基约0.3V）或击穿特性（齐纳/TVS管）将电路中某点电压限制在安全范围的技术。二极管电压钳位的响应时间。二极管单向导电性和整流。信号钳位和电压保护钳位。

原创 示波器 or ibert

眼图是通过在接收到的信号上重叠多个周期来形成的，它可以直观地反映信号的质量。一个高的开放区域百分比通常意味着较好的信号质量，因为这表示信号中间的“眼睛”部分较大，意味着信号的容错能力和鉴别能力较强。因为在信号传输和接收过程中，噪声、抖动、信号衰减等因素会影响信号的质量，从而减小眼图的开放区域。4.眼图的对称性：理想的眼图是左右对称的，不对称可能是由于信道阻抗不匹配或者收发器参数设置不当引起的。1.ibert的眼图分析是通过观察眼图的张开程度，对称性和噪声水平来评估高速串行信号的传输质量。

原创 ibert眼图测试

蓝色的表示ok无误码。

原创 眼图记录(二)

2.对定时误差的灵敏度：斜率越大，定时误差灵敏度越好。5.噪声容限：逻辑高的最小值和逻辑低的最大值的差值。3.抽样时刻最大信号畸变：噪声干扰，信号畸变程度。1.最佳抽样时刻：眼图张开最大。

原创 高速信号眼图

眼图的模板是定义好的最大jitter和噪声的模板范围。也就是眼图中的线轨迹要在眼图模板之外，不要触碰到模板。高速信号的眼图和模板测试只能测试高速信号的大部分情况，还有很多情况测试不了。眼交叉比是眼交叉点到0电平幅度大小和眼交叉点到1电平幅度大小的比值。将传输的数据按照3bit的片段裁剪，进行余辉叠加显示。采用余辉叠加形成眼图，对采集到的信号进行累计和叠加。眼宽，眼高，抖动，占空比，眼交叉比，眼幅度。眼图的线迹越宽，表示噪声越大。眼睛的眼线越宽，噪声越大。噪声越大，眼高越小。抖动越大，眼宽越窄。

原创 aurora_ip_core产生的sys_reset_out复位

在这种内部复位/恢复期间，sys_reset_out 会被拉高，通知用户逻辑也进行复位，以便链路重新建立后能同步启动。2.当用户提供给 Aurora IP 核的主复位信号 reset（或类似名称，如 sys_reset, init_clk_reset）被置位（高电平）时，sys_reset_out 必定会被拉高。1.sys_reset_out 信号是一个输出信号，由 Aurora IP 核生成，用于向用户逻辑（或整个系统）指示：Aurora 核心自身需要复位或正在经历复位状态。

原创 xilinx aurora soft_err代表的含义是什么意思

3.软错误‌：指协议层检测到的可恢复性错误，例如因编码/解码规则导致的临时性错误，与硬件物理损坏造成的硬错误（ hard_err ）不同。3.链路通常不会中断： 只要错误是瞬时的且频率不高，协议层能够成功恢复，链路状态信号 channel_up 会保持高电平，通信继续进行。5.soft_err属于协议规定的可以恢复的错误，是对应接收端8b10b解码的时候出现非法控制字符或无效的数据组合。1.xilinx的aurora的ipcore的soft_err表示的是软错误，一般是用于指示在数据传输过程中因为。

原创 ADVB协议

1.ADVB容器被嵌入到光纤通道序列。容器表示一个视频帧。4.一个FC帧作为一个video line的一部分。7.一个完整的ADVB容器将包含多个连续的FC帧；5.FC帧的数据域最大位2112bytes字节；2.容器是按照连续更新的图像进行顺序传输的。3.一个容器被拆分位多个FC frames。8.每个容器包含一个容器头和多个oject。9.Ancillary data辅助信息。6.ADVB协议采用简单模式容器结构。

原创 ARINC818 pEOFn和nEOFn

原创 xilinx vivado代码的多属性修饰案例

CE(1'b1),.R(1'b0));

原创 # ** Fatal: (vsim-3729) Value ?(1095521093) of generic “EN_ECC_READ“ is out of range FALSE (0) to TR

将上述的false修改为0；如果是false修改为0。如果是true修改为1。以上，访问问题解决。

原创 mb_bootloop_le.elf是使用microblaze默认的elf文件，这个文件包括哪些内容？

fpga配置（加载bit文件）成功后，程序从片内启动，运行bootloader,再由bootloader从片外FLASH复制代码到片外RAM，并跳到片外RAM运行应用程序。2.Xilinx SDK 中的.elf文件全称为“ Executable and Linking Format ”（ELF）文件‌。1.mb_bootloop_le.elf是使用microblaze的FPGA的时候的默认的elf文件；1.elf header文件的开头：包含基本属性，文件类型，目标机器架构，程序的入口地址；

原创 pal输出720x576p的分辨率图像，能给对图像清晰度图卡达到多少线的清晰分辨，比如MTF图卡或者TV-line图卡

一、概述1.关于图像质量的评估，一般会使用ISO 12233图卡进行清晰度测试2.比较常用的两种清晰度评价算法，一个是MTF测试算法，一个是TV-line测试算法3.通过相机对图卡进行摄像，然后对拍摄的图像的黑白线序进行分辨测试，从而得出图像清晰度分辨能力。二、PAL制程720x576p理论清晰度极限注：凯尔系数(0.6~0.8) 补偿像素阵列与扫描线间的效率损失，PAL取0.7是行业惯例。垂直分辨率受制于扫描线总数，与水平方向独立计算。三、实测清晰度分辨率✅。

原创 静态工作点Q需要注意的问题

1.Q静态工作点尽量在放大区的中间位置，这样比较好；4.输入信号幅度过大，容易出现放大失真。2.Q点靠近饱和区，容易出现饱和失真；3.Q点靠近截止区，容易出现截止失真；

原创 vivado破解是否生效

原创 [runtcl-4] Error occurs! Info: Neither _memc_ui_top_std.v nor _memc_ui_top_axi.v exist about

1.settings----》ip------》IP cache 进行disable。3.对ip进行regenrate。问题：打补丁后出现上述问题？

原创 [Labtoolstcl 44-513] HW Target shutdown. Closing target: localhost:3121/xilinx_tcf/Digilent/21025113

工具有问题，将vivado工具关闭，重新打开，然后再打开工程，重新编译。然后之后每次进行代码编译，综合，执行之后，就会提示error。

原创 vivado使用非自带的第三方编辑器

可以使用自定义模式来使用vs_code编辑器或者其他第三方编辑器。vivado默认是使用自带的编辑器。

原创 HLS设计的算法如何当作IP添加

原创 vivado烧录文件boot.bin或者boot.mcs生成(逻辑+microblaze)

上述配置可以生成boot.bin;boot.hex三种固化文件。

原创 vivado boot.bin生成(逻辑+microblaze)

vivado boot.bin生成(逻辑+microblaze)3.生成bitstream的过程中生成boot.bin。1.将sdk的elf加载到vivado中；2.然后勾选-bin_file;

原创 ila使用注意问题

3.这个和mark_debug有差异的，mark_debug会将同一个时钟域要分析的信号放在一个ila窗口；1.使用ila的ip core抓信号，是按照例化的ip来区分逻分窗口的；2.虽然可能多个ila使用同一个时钟，但是ila就会产生多个窗口；4.ila的ip是按照ip core例化的模块来区分窗口的。

原创 vivado生成bitstream约束配置

其中CFGBVS表示configure bank voltage select。是否对生成的bitstream进行压缩。配置的spi的是x1还是x4。spi的时钟频率配置。

原创 逻辑分析仪抓取信号分析

上述描述，512到513为一个格子，为一个clock;就是ila逻辑分析仪抓信号的时钟的周期。ila逻分抓取，一格子为一个时钟周期；

原创 vivado纯逻辑生成boot.bin的办法(不带ZYNQ)

Vivado的固化文件有两种，一种是mcs文件，一种是bin文件。Bin文件是选择tools-->setting-->bitsream-->勾选 -file_bin，然后正常的生成比特流文件，会在bit文件相同的位置生成bin文件，然后与bit文件的烧写方式一样，只不过选择bin文件即可实现代码的固化。

原创 半导体二极管

开机冲击，比如静电。这个电流是短时间的大电流，但是，这个电流是短时间的大电流，但是。浪涌电流就是尖峰电流，就是瞬间最大可以承受的电流，比如，也就是二极管正常工作，能够通过的连续正向最大电流。注意，需要留一点余量，防止热失效。瞬间高压吸收，在ESD或者浪涌保护的时候使用；也就是导通的时候，二极管的两端承受的压降；承受的电流比标称的要大一些，留些空间。对于二极管，低正向压降能够减少功耗。反向电压要留有余量，防止被击穿。最大允许反向电压，超过则击穿；这个大电流持续的时间短。一、二极管的正向特性。

原创 模拟电路-半导体

5.外层电子不像导体或绝缘体那么容易摆脱原子核的束缚，半导体。2.导体一般为低价元素，最外层电子比较容易摆脱原子核的束缚，PN结导通是需要导通电压的，用于抗内电场，PN结。的这个压降大概是零点几伏，类似一个二极管的压降。3.在外电场的作用下，产生定向移动，形成电流。正偏：将电源的正极接到PN结的P端，电源的负极。在电场力的作用下，载流子的移动称为漂移运动。物质从浓度高向浓度低的方向运动，扩散运动。能力比较强，所以导电性比较差，成为绝缘体。正偏使得PN结变窄，反偏使得PN结变宽。接到N端，称为正偏。

原创 晶体管的耗散功率

晶体管的耗散功率是指晶体管在工作过程中，由于电流的。通过而转化为热能的功率。这个直接影响器件的温度升高。晶体管的耗散功率由电压降和电流的乘积决定。表示的是直流部分或者是静态工作点部分；分为静态耗散功率和动态耗散功率。表示的是开关过程产生的耗散。二、耗散功率的定义和计算。2.开关模式替代线性模式。四、如何降低耗散功率。

原创 vivado工具配置(二)

flatten_hierarchy设置为none的适合，综合工具不会将设计全部展开，保留和设计层次相同的属性关系，工具优化最少，消耗的资源最多；-fanout_limit设置进行逻辑复制之前最大的扇出值，这个是针对数据信号的扇出有效的最大值，对复位，置位，时钟信号的扇出不起到任何作用。max_bram：设计中允许使用的BRAM最大数量，默认值-1为不限制使用数量，综合工具可使用所有BRAM。-directive表示的综合优化策略，有8中综合优化的策略，包含运行的时间，面积，BRAM,DSP等。

原创 vivado中mark_debug和ila ip core对信号进行抓取

明确指定 ILA 采样时钟： 在 setup_debug 向导或 write_debug_probes Tcl 命令中，确保为每个 mark_debug 信号所在的时钟域指定了正确的 ILA 采样时钟。避免直接标记 CDC 路径： 尽量不要直接标记跨时钟域路径上的信号（如同步器的第一级寄存器输出）。2.在综合后需要添加debug信号，并且要选择正确的时钟域，如果你不选择，时钟域是vivado随机分配的，可能存在时钟域不对；标记的信号本身就是跨时钟域信号，且 ILA 采样时钟与源或目的时钟都不同步。

原创 8bit位深图剖析

低位平面（bit3~bit0）：包含图像的细节信息和噪声，影响图像的纹理细节，但对主要视觉感知影响较小。高位平面（bit7~bit4）：携带了图像的大部分结构信息，决定了图像的主要轮廓、形状和灰度级主分布。8位位深的图像可分解为8个不同的位平面，也就是bit-planes.bit7~bit4：主要构成图像的“亮度基底”（大部分感知内容）；bit3~bit0：构成图像的“亮度微分”（细节修饰或扰动项）；高位平面（bit7~bit5）：贡献图像的低频结构（图像主能量）三、位平面对应的频率段。

原创 vivado工具使用(一)

在vivado中方查看使用图形交互界面操作而生成的tcl脚本代码。

原创 set_clock_group设置