FPGA设计滤波器的资源评估

最新推荐文章于 2025-03-15 12:24:56 发布
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#fpga/cpld

本文介绍了一种基于FPGA的设计方案，用于实现1200阶的FIR滤波器。文中详细讨论了滤波器的各项参数，包括主时钟频率、数据速率及位宽等，并给出了计算所需DSP资源的方法。

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1、基本需求

        fpga设计1路1200阶的fir 滤波器。

2、评估

阶数1200　
个数1　
FPGA主时钟200单位M，提高可以减少资源
数据速率50单位M，降低可以减少资源
数据位宽16bit
DSP的位宽18*18如果数据位宽超过则需要资源翻倍
IQ路数2一路I和一路Q
滤波器是否对称21为不对称，2为对称
滤波器是否半数11为非半数，2为半数
总的DSP资源300　

计算方法：

        总的DSP资源 = 阶数 * 个数 / ( FPGA主时钟 / 数据速率 ) * IQ路数 / 滤波器是否对称 / 滤波器是否半数。

3、常见FPGA的DSP资源

325T的dsp资源840
690T的dsp资源2200
FMQL10的dsp资源80
FMQL45的dsp资源900
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该课题为基于Matlab的神经网络汉字识别系统。是用bp神经网络。带有一个人机交互界面，输入测试图片，进行预处理，读取隐含层等信息，进行信息识别的输出。.zip
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