FPGA的组合逻辑的毛刺

如下所示的脉冲输出回路，那么进行功能仿真。

module led( 
         input clk,
         input reset,
         output reg led
          );

reg [7:0]cnt;
wire led_temp;

always @(posedge clk or posedge reset)begin
if(reset)begin
   cnt <= 0;
end
else begin
  if(cnt == 20)
  cnt <= 0;
  else
  cnt <= cnt + 1'b1;
end
end

assign led_temp = (cnt <=10) ?1:0;


always @(posedge clk)
led <= led_temp;



endmodule

功能仿真如下周期性的脉冲波形输出，咋一看没什么问题。

 接下来我们进行timing的仿真。这里可以看到led_temp出现大量毛刺。

 那么为什么会出现毛刺呢，看下面这个语句

assign led_temp = (cnt <=10) ?1:0;

在CNT小于10的时候，led_temp输出1.但实际情况cnt不是理想化的，寄存器翻转的时候会出现中间值。如下CNT从16变为17的时候，中间出现很多中间值，

 我们放大看下，16和17之间出现了数值4，这个就是实际电路，最终导致的结果就是出现毛刺。

 解决方法就是多打一拍，如下LED就没有毛刺。

 使用组合逻辑的时候要特别注意毛刺的出现。