如何管理 PCIe 5.0 通道插入损耗预算

您将学到的内容：

• PCIe 5.0 技术的更高速度如何带来新的设计挑战。
• PCIe 5.0协议中预编码的引入如何增强链路的稳健性。
• 重定时器如何实现延伸覆盖范围。   

PCI Express（PCIe）技术是服务器中最重要的高速串行总线。由于其高带宽、低延迟的特性，PCIe架构被广泛应用于各种服务器互连场景，例如：

• 在服务器内部：CPU 到 GPU、CPU 到网络接口卡 (NIC)、CPU 到加速器、CPU 到 SSD
• 机架内：通过板对板连接器或电缆将 CPU 连接到 JBOG 和 JBOF
• 新兴的 GPU 到 GPU 或加速器到加速器互连

同时，随着异构计算的快速发展，服务器系统对数据吞吐量的要求也越来越高。在PCIe 4.0基础规范发布两年后，为了满足这些需求，PCIe 5.0基础规范于2019年5月正式发布。

PCIe 5.0 技术仍采用相同的 128b/130b 编码方案，而符号率从 16 GT/s 提升至 32 GT/s。秉承传统，PCIe 5.0 基本规范向下兼容低速 PCIe 基本规范。

应对 PCIe 5.0 设计挑战

对于其他大于 30 GT/s 的标准，通常使用 PAM4 调制方法，使信号的奈奎斯特频率达到数据速率的四分之一，但代价是 9.5 dB 的信噪比 (SNR) 。1

然而，PCIe 5.0架构继续采用不归零（NRZ）信令方案。因此，信号的奈奎斯特频率是数据速率的一半，即16 GHz。频率越高，衰减越大。因此，由通道插入损耗（IL）引起的信号衰减是PCIe 5.0技术