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Lily_9
小硕，FPGA与deep learning学习者。
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【Vivado——综合】Vivado 综合设置指令列表（RTL/GUI/TCL版本）
参考链接：https://www.xilinx.com/support/answers/55185.html上述链接，提供了Vivado和XST版本开发套件的综合配置选项信息，包括RTL/TCL/GUI版本，可参考。原创 2020-01-17 17:25:49 · 2229 阅读 · 0 评论 -
【FPGA——乘法运算】基于USE_DSP资源来实现
0 背景最近工程主要涉及到乘法和加法运算，然后想将两个无符号数的乘法采用USE_DSP硬核来实现。1 过程软件版本：Vivado 2017.4 Synthesis Settings： 采用工具默认设置。程序编写完毕后，进行综合，然后查看utilization report，发现40个通道对应的乘法运算只使用了2个DSP...转载 2020-01-17 16:33:31 · 3064 阅读 · 0 评论 -
【ZYNQ——自定义AXI IP核】—— Linux系统下驱动程序和应用程序编写
在前面3篇博客的前提下，已经成功将硬件IP添加到了系统。接下来要进行硬件IP驱动得编写和应用程序的编写。硬件驱动和应用程序的源文件下载地址：http://download.csdn.net/detail/young_fly/9509915（1）硬件驱动的编写主要是makefile的编写，每个人的电脑配置都不一样，需要根据自己交叉编译器安装的具体情况，修改makefile， 然后使用make...转载 2019-09-27 16:13:55 · 2527 阅读 · 0 评论 -
【Vivado——FPGA硬件调试（四）】快速替换Debug Probes
在使用Vivado Logic Analyzer调试时，常会遇到这样的情形：当前阶段需要观测信号xa_reg，下一阶段需要观测xb_reg，两个阶段原始设计并没有改变，只是需要将xa_reg替换为xb_reg。此时，一种方法是回到综合后的设计，通过Setup Debug重新设置待观测信号，这样固然可行，但需要对设计重新布局布线，耗时，效率低。另一种方法是采用ECO（Engineering Chan...转载 2018-12-25 11:27:31 · 3517 阅读 · 0 评论 -
【Vivado——FPGA硬件调试（三）】Vivado与SDK的联合调试方法——使用ILA
首先介绍一下我的硬件平台：使用的开发板为米联客出的MIZ702，这个开发板与ZedBoard是兼容的。Vivado硬件调试有几种手段：ILA（集成逻辑分析器Integrated Logic Analyzer）、VIO（虚拟I/O Virtual Input/Output）、Jtag-to-AXI等，本方法主要使用了ILA 。本实验系统使用了两种调试手段：ILA和VIO，ILA的引入方式又用...转载 2018-12-25 11:16:00 · 3710 阅读 · 0 评论 -
【Vivado——FPGA硬件调试（二）】 例化ILA核
Vivado环境下，FPGA硬件调试方法很多，但常用方法主要围绕 ILA核展开。ILA核简介ILA是Vivado下的一个Debug IP核，类似于片上逻辑分析仪。在上一篇文章中，我们介绍了mark debug + set up debug，抓取信号的实时波形，调试工程；其中set up debug步骤，就是通过图形界面自动添加ILA核。本文将介绍另一种方法：通过在RTL代码中直接例化I...原创 2018-12-18 20:45:06 · 5908 阅读 · 0 评论 -
【Vivado——仿真】读写文件攻略
1.Vivado仿真读文件在VIvado自带仿真器中，读文件不需要预先打开要读取的文件，也不需要将文件加入Vivado工程内部，只需要利用系统函数readmemh、readmemb就可以了（readmemh表示读取16进制数、readmemb表示读取二进制数），文件路径必须是绝对路径。函数使用方式例子如下： 其中，"F:/.../..."表示文件路径（注意是“/”，方向不能反）“lay...原创 2018-11-16 17:34:44 · 18488 阅读 · 3 评论 -
【ZYNQ-7000开发之六】使用PS控制DDR3的读写
本编文章的目的主要用简明的方法在纯PS里对DDR3进行读写。本文所使用的开发板是Miz701 PC 开发环境版本：Vivado 2015.4 Xilinx SDK 2015.410.0本章难度系数★☆☆☆☆☆☆10.1 搭建硬件工程Step1:新建一个名为为Miz701_sys的工程Step2:选择RTL Project 勾选Do not specify sourc...转载 2018-10-26 09:29:48 · 5107 阅读 · 0 评论 -
【ZYNQ-7000开发之四】PS读写PL端BRAM
本篇文章目的是使用Block Memory进行PS和PL的数据交互或者数据共享，通过zynq PS端的Master GP0端口向BRAM写数据，然后再通过PS端的Mater GP1把数据读出来，将结果打印输出到串口终端显示。涉及到AXI BRAM Controller 和 Block Memery Generator等IP的使用。本系列文章尽可能的让每一个实验都相对独立，过程尽可能保证完整...转载 2018-10-26 09:24:08 · 3409 阅读 · 0 评论 -
【Vivado——FPGA硬件调试 (一)】mark_debug
Vivado和ISE相比ChipScope已经大幅改变，很多人都不习惯。在ISE中称为ChipScope而Vivado中就称为in system debug。下面就介绍Vivado中如何使用debug工具。Debug分为3个阶段：1. 探测信号：在设计中标志想要查看的信号2. 布局布线：给包含了debug IP的设计布局布线3. 分析：上板看信号一 探测信号探测信号有2种方法一种是...转载 2018-09-30 15:14:48 · 7425 阅读 · 0 评论 -
【Vivado——仿真】vivado与modelsim的联合仿真
vivado软件中也自带仿真工具，但用了几天之后感觉仿真速度有点慢，至少比modelsim慢挺多的。而modelsim是我比较熟悉的一款仿真软件，固然选它作为设计功能的验证。为了将vivado和modelsim关联，需要进行一些设置，下面一一介绍。一、在vivado中设置modelsim（即第三方仿真工具）的安装路径。在vivado菜单中选择“Tools”——>“Options...”，...转载 2018-10-13 17:42:13 · 2643 阅读 · 0 评论 -
【ZYNQ-7000——开发之五】：AXI DMA读写FIFO
此文是转载自 http://www.fpgadeveloper.com/2014/08/using-the-axi-dma-in-vivado.html我在测试AXI DMA时参考了这个文章，调通了xilinx官方的axidmatest.c环境：uboot：2015.4 kernel 2015.3 vivado 2015.4.1 修改的地方：1、用SDK生成设备树要添...转载 2018-06-26 14:26:29 · 9157 阅读 · 0 评论