学习modelsim对vhdl仿真（10月9日）

1. 启动modesim，新建一个工程。菜单栏File/New/Project,弹出如下窗口

在Project Name 中输入工程名，在Project Location 中输入你要存放的目录，其他默认。

2. 在第1步完成后，回弹出如下窗口，可选择Create New File (or)Add Existing File.具体根据需要设定（添加文件或编写文件）。

3. 完成以上各个步骤后，找到Workspace 视窗，可看见你的工程文件。分别编译后，若成功地编译了所有文件后。在workspace视窗的project选项卡和library选项卡中会有类似与下图的情况。

4.将libray选项卡的work库展开，右击你已经编译通过的testbench文件。选择simulate，如下图所示。

5. 在命令窗中输入run -all 指令，运行仿真。（注意testbench文件一定要有$stop 或$finish 指令，否则就会一直运行下去，当发生以上情况的话可按ctrl+c退出）

6. 查看在工作目录下，对应的生成文件，是否满足要求。

仿真时出现的问题：

error：iteration limit reached at time 0ns

原因：在modelsim.ini配置文件中，默认的仿真时间精度为ns，也就是说

testbench文件中时钟信号的周期至少为2ns，否则报错。

下一步学习怎么进行时序仿真。