FPGA 设计中的 “Create HDL Wrapper“ 和 “Generating Output Products“ 的区别

Create HDL Wrapper (创建 HDL 包装器)

1. 目的：

               为顶层设计模块（通常是 Block Design/IP Integrator 设计）创建一个 HDL 包装文件

1. 功能：

   • 将图形化/框图设计的 Block Design 转换为可综合的 HDL 代码（Verilog 或 VHDL）

   • 创建一个顶层模块，将所有 IP 核和连接实例化

2. 使用场景：

   • 当使用 IP Integrator 创建 Block Design 后

   • 需要将图形化设计转换为 HDL 代码以便进一步修改或集成

3. 使用场景：

   • 当使用 IP Integrator 创建 Block Design 后

   • 需要将图形化设计转换为 HDL 代码以便进一步修改或集成

4. 结果：

              1. 生成一个 HDL 文件（如 design_1_wrapper.v 或 .vhd）

Generating Output Products (生成输出产品)

1. 目的

             为 IP 核或 Block Design 生成所有必要的实现文件

1. 功能：

• 生成 IP 核的网表文件（.xci 或 .bd）

• 生成仿真模型

• 生成约束文件

• 生成文档和示例设计

• 生成综合和实现所需的所有支持文件

1. 使用场景：

   • 在创建或修改 IP 核后

   • 在完成 Block Design 后，准备进行综合之前

2. 结果：

              生成一系列文件，包括仿真模型、综合网表、约束文件等

关键区别

在实际设计流程中，通常会先 "Generate Output Products" 为所有 IP 核和 Block Design 生成必要的文件，然后再 "Create HDL Wrapper" 为顶层设计创建 HDL 包装器。