VC Formal UG 摘要（一）

1.set_fml_appmode FPV； set_app_var autobb_unresolved_module true; set_app_var stop_on_synth_error true;

2.黑盒设置

3.read_file编译文件

4.report_fv整理property

5.user-defined clock 创建时钟

一般写法 create_clock [source_objects] -name(命名) -period(周期) -refclk(参考时钟)

异步时钟一般只创建一个，另一个当data

refclk一般是用户定义的最快时钟，system clk是工具的内部时钟，一般是refclk的两倍以上频率，保证refclk的双沿

可能用到的相关设置 fml_start_clocks_on_posedge；virtual clock；get_clocks

6.创建复位

一般写法 create_reset [pin_or_net_objects] -sense[有效电平]

实现功能：在reset期间给有效电平，formal检查期间给无效电平；可以用其他相同功能的语法代替；

7.formal初始化的方法：①通过语法设定初始态；②通过simulation到达一个定态；③通过fsdb抓取；④通过约束

①sim_set_state/sim_load_state/sim_force(会覆盖set_constant,但只在sim阶段有效)/set_constant

②：sim_config/sim_force+sim_run -stable +sim_save_reset

③：

sim_load_state??

8.初始态的调试方法，view_trace查看波形,get_sequentials/sim_get

9.在开始证明之前预先查看可能的设置错误:check_fv_setup/report_fv_setup