软件使用及安装（2）

前言

        在理解和掌握EDA技术及相关工具的基础知识后，设计和验证半导体芯片、FPGA设计、电路板和微芯片等复杂硬件系统的工程师们可以更加高效地工作。这些工具可以覆盖从高层次设计到物理实现的所有步骤，包括代码的编辑、综合、仿真、逻辑综合、布局与布线以及后续的修正和优化。EDA工具具有内置的调试和优化功能，可以在设计阶段就发现问题和潜在的性能瓶颈，并能够帮助工程师在设计进入昂贵的原型阶段之前就加以解决。EDA之所以被广泛采用，正是因为它能够显著提高设计的质量和可靠性，而减少设计时间和成本。

正文

一、Quartus II 13.1使用

1.工程创建

        1.确认目标电路逻辑后，首先建立工作库，工作库内包含doc（存放目标电路资料,设计文档等）,prj（存放工程文件）,sim（存放仿真文件）,src（存放工程模块文件）。为方便可建立一个空的标准工作库，之后建立项目时直接复制粘贴使用。

        2.点击File，选择New Project Wizard。

        3.点击Next，选择路径（不能包含中文），选择prj文件夹下，这里用project文件夹，此时tb_txt_0716文件夹就是我们的工作库，里面包含空的文件夹doc、prj、sim、src。工程名称为tb_txt_0716。（可以在工程名中表述工程作用，方便管理）

        4.跳出新界面，这里是添加工程模块文件的地方，我们暂时没有工程模块，需要添加时点File Name后面的...，选择目标路径下的工程模块文件，后点击ADD，即可将模块添加到工程，添加完成后点击Next。

        5.选择现有的可编程逻辑器件型号，不需要硬件验证的工程可以随便选择一款，后点击Next，

        6.这里是工程的一些基本工具配置，本教程使用VerilogHDL，这里将Simulation 的Format项改为VerilogHDL。点击Next。

        7.显示工程相关配置，点击Finish

        8.工程创建完成。

2.工程配置

        1.芯片修改，点击Assignments，选择Settings

       2.点击新界面右上角Device，选择目标芯片

        3.选择配置器件工作方式，点击Device and Pin options，选择General，在Options中选择Auto-restart configuration after error复选框，确保FPGA开发的数字系统在脱离计算机后独立工作。

        4.选择配置器件和编程方式，点击Configuration项，选中Generate compressed bitstreams复选框，就可以产生EPCS的压缩配置文件。

        5.阅读开发板说明书，确认开发板Flash型号，勾选Use configuration device项，选择对应的Flash型号。

        6.选择目标器件引脚端口状态，点击Unused Pins，配置为预期状态，共有四种状态：输入状态（高阻态（推荐）），输出状态（低电平），输出不定状态，不做任何选择。

        7.双目标端口设置，部分开发板会默认配置一些引脚，当我们锁定该引脚后程序会报错，并且不会显示错误所在。点击Dual-Purpose Pins，避免后续问题将所有Pins的Value改为Use as regular I/O。

        8.选择Verilog语言版本，点击Assignments，选择Settings，选择Analysis&Synthesis Settings下的Verilog HDL Input，选择对应版本，这里选择Verilog-2001。

        9.配置完成。

3.全程综合与编译

        1.点击File选择New，选择Verilog HDL File，在新界面输入Verilog逻辑代码，save保存到src（存放工程模块文件），文件名以模块名命名。

        2.此时该模块在工程之外，现需要添加模块到工程，点击Assignments，选择Settings，选择Files，点击Files name后的三个点，选择刚保存的模块文件，点击ADD，即可将模块添加到工程。

        3.更改模块文件为顶层文件，找到主界面的Project Navigator ，选择Fils 找到模块.v文件，右键该文件。选择Set as Top-Level Entity。

        4.选择Processing 点击 Start Analysis&Synthesis进行单独编译，没有报错后点击Start Compilation启动全程编译。

        5.编译结束

4.仿真测试

        1.仿真使用 modelsim进行，需要单独配置，点击Tools，选择General下的EDA Tool Options看ModelSim-Altera项，点后面的...选择QuartusII安装目录下的win32aloem文件夹，为防止部分电脑不能识别，将路径中的”\“全部换为”/“。

        2.点击File选择New，选择Verilog HDL File，新建一个测试文件，写入仿真程序，文件名一般为模块名_tb，保存到sim（存放仿真文件），添加到工程（与添加模块操作相同）。

        3.添加仿真到modelsim，点击Assignments，选择Settings，找到EDA tool Setting，

        4.点击Simulated，勾选Compile test bench 点击后面三个点，选择New Test Bench Settings，

        5.在Test Bench name 后填入仿真文件名，在File name 后面三个点中选择仿真文件，点击Add，点击ok。

        6.点击Apply，仿真文件添加完成。

        7.仿真文件添加完成，全程编译后开始仿真，选择Tools ，Run Simulation Tool 选择RTL Simulation。

        8.等待仿真文件编译，未报说明编译成功

        9.选择Wave，点击Zoom Full运行仿真文件

        10.仿真结束

        11.点击Sim，找到工程文件，从这里可以添加模块里面的中间变量，方便分析工程逻辑，右键模块文件，点击Add Wave

        12..选择Wave，选择restart，点击ContinueRun后点击Zoom Full运行仿真文件，即可观察到模块中的中间信号。

参考资料

EDA学习记录

modelsim安装配置