fpga低有效，高有效

FPGA 在与外界进行信息交换时，为了确保信息的正确性，发送和接收信息都要对信息有认定的标准。在数字电路中，我们常用电压高低来表示“0”和“1”，那么多高的电压才会被当作“1”呢，这个时候就需要一个标准，这个标准就是电平标准。

当外部输入LVPECL电平时，而FPGA是LVDS时，需要硬件使用电阻网络将LVPECL电平转换为LVDS电平；TTL：+5V/+3.3V为高电平，0为低电平，用三极管单端输出（串口模块：USB转TTL），大多几十兆。CMOS：MOS管单端输出，功耗低，反转快。单端：信号由一根导线输出，+5V/+3.3V为高电平，0为低电平。LVDS：低压差分信号，理论上最高频率2Ghz，大多几百兆。LVPECL：高速差分，PECL差值更大，抗干扰能力更强。差分：信号由两根导线输出，抗干扰能力强。

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电平标准注意事项笔记总结，方便后续项目开发中的细节处理。

Xilinx FPGA的I/O兼容多种电平标准，包括LVTTL、LVCMOS、LVDS、LVPECL等，下面对各类电平标准做简要介绍。 一、LVTTL（LowVoltage Transistor-Transistor Logic） LVTTL电平标准即低电压三极管-三极管逻辑电平标准是EIA/JESDSA的一种通用的3.3V电平标准，该标准的输入输出供电电压（VCCO）为3.3V，不需要参考电压（VREF）和终端电压（VTT）。LVTTL电平标准终端连接示意图如下所示，包括单向的和双向的终端链接方式。 L

电平知识 概述： 数字系统之间如果需要通信，就必须遵循相同的双阈值判定标准(什么条件时为1，什么条件时为0)。 1.TTL TTL(Transistor-Transistor Logic)，这种接口电平标准是基于三极管结构的数字系统之间。 ...

对FPGA的管脚进行约束的时候，常常看到这样的电平标准，例如LVCOM18，LVCOS25，LVDS，LVDS25等等，其实这些都是一系列的电平标准。针对数字电路而言，数字电路表示电平的只有1和0两个状态，在实际的电路中，需要约定什么样的电压为1，什么样的电压为0。数字电路中的双阈值是这样定义的，例如TTL接口电平标准：对于输出端，状态1的电压要求为大于等于2.4V，状态0的电压要求为小于等于0.5V；对于输入端，状态1的判定要求为大于等于2.0V，状态0的判定要求为小于等于0.8V；

本篇博客主要是对从事数字IC设计一个多月的verilog编程的总结

常用电平标准(TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232常用电平标准现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。 TTL：Transi

要求 输入一串脉冲，要求检测相邻的5个连续脉冲中超过2个以上高电平的一段脉冲序列，输出一个完整周期的高电平。如输入1 2 3 4 5 6 检测1 2 3 4 5 以及2 3 4 5 6 以此类推。 代码 module Sequence_5_Continuities_detect( input clk_i, input din_i, output dout ); ...

关于低电平有效是什么概念： 低电平有效的意思是：在引脚上施加低电平的时候，这个功能触发了（当然要把引脚功能选择为对应的功能。）  给个例子：例如74ls373的LE信号是高电平有效，加在LE上为高电平时，就可以把数据锁存，加低电平时就没有反应了。就是高电平的时候，锁存功能有效。 简单的说，低电平有效，就是施加低电平的时候，对应功能被触发（有效）。

三种方法分别如下： RESET‾\overline{RESET}RESET /RESET nRESET 这三种表示方法均表示 RESET 信号低电平有效。但是由于输入的时候后两种比较方便，所以见到后两种不要感到陌生。 ...