TestBench基本写法

一、TestBench结构

1. 产生模拟激励（波形）
2. 将产生的激励加入到被测试模块中并观察其响应；
3. 将输出响应与期望值相比较。

`timescale 仿真单位/仿真精度

module Test_bench();//通常无输入无输出

//信号或变量声明定义
逻辑设计中输入对应 reg 型
逻辑设计中输出对应 wire 型

initial begin
...
end

always #5 clk=~clk;
//使用 initial 或 always 语句产生激励

例化待测试模块
监控和比较输出响应

endmodule

二、仿真单位和精度