- 博客(6)
- 收藏
- 关注
RSS订阅原创 verilog任意位宽转换模块（小-＞ 大）
BW_BUF 提前计算好 如输入输出分别为24、128，则BW_BUF =120。也可以模块内搞个不综合的for循环算 来取消这个参数。完成了任意小->大的位宽转换。
2025-05-14 21:29:24
302
原创 数字下变频系统设计(三):CIC滤波器的FPGA实现
CIC补偿滤波器也是个普通的低通 单路的多相抽取中有贴代码后续就不贴了 只写CIC的实现。后面的半带和成型滤波就是单速率的普通FIR 很简单也不写了。4.3.1 基本原理CIC滤波器Z变换为：可以看作积分器与延迟微分器的级联，即以三级CIC为例，级联结构如图4.18所示图4.18 级联积分器结构对于各LTI子系统交换顺序，并交换抽取与微分延迟，得到如图4.19所示结构：图4.19 级联积分器等效结构。
2025-03-05 20:33:43
1215
1
原创 数字下变频系统设计(二):分数倍抽取滤波器的FPGA实现
抽取前的滤波器实现较为简单。而在输入不连续时，即假设滤波器工作在204.8MHz下，则滤波器输出数据在8个周期内将有5个周期有效，假设极端的情形，前5个周期有效而后3个周期无效，则在取数时会出现需要在一个周期内取两个数的情形，因此需要对数据进行缓存处理。滤波器结构如图4.14所示，将上一级输出看作16位整数，即认为上一级输出16位数与系数相乘并求和后，整数范围减少三位，因为滤波器系数归一化为1，而一相只包含了八分之一的系数，即滤波器包含了8倍的衰减，因此截位少截了3位，方便地补偿了滤波器的8倍的衰减。
2025-03-05 20:07:32
1165
原创 数字下变频系统设计(一):方案与204B IP配置
AD9528框图如图2.1所示，该芯片具有14bit双采样通道与可选的DDC功能，采样数据通过204b接口发送至FPGA板卡。图2.1 AD9528框图芯片的相关接口信号由表2-1给出表2-1 AD芯片接口关键信号信号描述clk+/-采样时钟输入SYNCINB±同步请求信号,接收端发送SYSREF确定性延时多帧时钟SERDOUT0-3SERDES接口差分线三线SPI接口其中，512M采样时钟由7044提供，SYSREF由7044产生两个同频同相的时钟分别给到9528与FPGA。
2025-03-05 19:46:35
598
原创 多相抽取滤波原理与实现（Matlab+Verilog）
512M采样384M中频数据，带宽为100M；128M混频到基带；不过低通，因为下一级需要进行抽取四倍，需要经过一个4相的低通，抽取完成后采样率为128M。在matlab进行定点化，将使用/不使用多项结构的抽取滤波结果以及verilog的计算结果对比，结果完全一致。
2024-05-10 16:50:45
4509
18
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人