ZYNQ学习之旅--PS_AXI_BRAM(PS与PL通过BRAM进行数据交互)

最新推荐文章于 2025-05-28 17:43:11 发布

来不及了，快上车

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分类专栏： ZYNQ

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目录标题

简介
BD设计
软件设计

简介

BRAM（Block RAM）是 PL 部分的存储器阵列，PS 和 PL 通过对 BRAM 进行读写操作，来实现数据
的交互。在 PL 中，通过输出时钟、地址、读写控制等信号来对 BRAM 进行读写操作（关于 BRAM 的操作时序，请参考“RAM IP 核实验”）；而在 PS 中，处理器并不需要直接驱动 BRAM 的端口，而是通过 AXI BRAM 控制器来对 BRAM 进行读写操作。AXI BRAM 控制器是集成在 Vivado 设计软件中的软核，可以配置成 AXI4-lite 接口模式或者 AXI4 接口模式。AXI4-Lite 接口模式的框图如图所示。
在这里插入图片描述
AXI4 接口模式的 BRAM 控制器支持的数据位宽为 32 位、64 位、128 位、512 位和 1024 位，而 AXI4-
Lite 接口仅支持 32 位数据位宽。由图 14.1.1 可知，PS 通过 AXI4-Lite 接口访问 BRAM，当使能 ECC 选项时，ECC 允许 AXI 主接口检测和纠正 BRAM 块中的单位和双位错误。AXI BRAM 控制器作为 AXI 总线的从接口，和 AXI 主接口实现互联，来对 BRAM 进行读写操作。针对不同的应用场合，该 IP 核支持单次传输和突发传输两种方式。

BD设计

在这里插入图片描述

软件设计

#include "xil_printf.h"
#include "stdio.h"
#include "pl_bram_rd.h"
#include "xbram.h"

#define PL_BRAM_BASE        XPAR_PL_BRAM_RD_0_S00_AXI_BASEADDR   //PL_RAM_RD基地址
#define PL_BRAM_START       PL_BRAM_RD_S00_AXI_SLV_REG0_OFFSET   //RAM读开始寄存器地址
#define PL_BRAM_START_ADDR  PL_BRAM_RD_S00_AXI_SLV_REG1_OFFSET   //RAM起始寄存器地址
#define PL_B