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RSS订阅原创 仿真编译性能优化（VCS 高级特性）
冗长的编译和仿真，稍大的工程，编译加上仿真可能需要1个小时以上并且占用大量内存，而跑回归更是消耗大量的时间以及内存资源，本文主要给大家带来VCS使用技巧，DPO，DPO全称是，主要用于优化编译和仿真（时间/内存），减少资源的使用，属于VCS的高级功能。仅需要很少的命令即可引入当前工程，体验来看，优化基本都在30%以上（数据来自亦安自己的测试，具体以实际为准）。
2024-09-03 15:48:39
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原创 芯片设计AI工具盘点
随着这几年AI应用和AI芯片的发展，AI已经成为市场的的热点，各个芯片公司均逐步推出具备特色的AI芯片以对市场进行争夺。当前的AI芯片快速发展，芯片设计复杂性呈现指数级增长。为了快速应对市场需求，并获得很好的PPA，使用AI辅助设计芯片已经成为主流趋势。今天我们盘点一下市场上的AI EDA工具。各家对人工智能的重视程度不言而喻，目前的IC设计流程变得更加复杂，人工智能的加入对于加快产品迭代意义非凡，不仅是芯片本身进入AI时代，设计芯片的流程也开始进入AI时代。
2024-09-03 15:42:40
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原创 EDA虚拟机2023
安装版本基本都是23/22，具体版本虚拟机内home目录下查看其中IC618环境基本配置完成了，集成了65nm工艺库以及Calibre，具体参考这篇文章。
2024-09-02 17:50:26
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原创 Verdi软硬件调试HWSW
目前手册明确说支持的平台有RedHat和SUSE。亦安自己使用的平台：RedHat7.9（64），Verdi2023.12，VCS2023.12。官方特别支持的核包括ARM的所有核以及支持RV32/RV64的架构。如果你使用的是ARM的核，那么就属于官方支持的架构和核，我们只需要指定仿真核的参数，即可生成hwsw.fsdb用于HW/SW仿真。流程如下：转换流程如下：:转换命令这个命令指示的是tarmac.log的格式，对应的是*.pat文件，该文件解释了log的打印格式。
2024-09-02 17:45:42
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原创 ARM和RISC-V先进微架构设计
之前简写了3篇关于微架构的文章，涉及ARM N2ARM V2以及代表RISC-V阵营的P870，本文分享从网上找到的微架构图，并修正一下之前表述错误或者不合适的地方，也欢迎大家讨论。从当前公开的资料显示，RISC-V阵营的微架构设计水平确实处在一个比较高的水准，和ARM差距不那么大，但就标准生态而言，还是有些差距，比如ARM具备完善的安全生态，软件生态方面，RISC-V还需要在高端领域继续努力。除了类似前几篇很宏观的介绍，后续我还有计划写一些较为详细的CPU微架构文章。关于CPU的问题也欢迎大家和我交流。
2024-09-02 17:43:19
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原创 RISC-V最先进CPU微架构分析
近几年热门的RISC-V架构发展迅猛，尽管因为生问题，RISC-V应用方向主要是单片机级的，高端应用方向发展发展速度缓慢，依然有不少公司推出了基于RISC-V指令集的高端应用场景的处理器。本文汇总具有代表性的RISC-V公司推出的先进CPU微架构，其主要市场目标为服务器和PC端等高端应用方向。有分析表示，目前RISC-V阵营CPU微架构设计能力和ARM相比差距小于2年。
2024-08-31 17:02:42
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原创 高性能CPU微架构应该具有哪些特性
CPU是一个非常复杂的系统，评估其性能并不好量化，传统上讲，我们（雷总）习惯说“不服跑个分”，这种方式当然也是一个相对靠谱能够对CPU性能进行量化评估的方式，但评估性能对于技术人员来讲，远不是跑个分就能得出结论的，本文将从CPU微架构的角度去讲解当前先进的微架构设计具备特性。亦安不会太过展开微架构的设计细节，所以需要一定的技术背景。如果我具备某种微架构是不是就可以称为高性能处理器了，如果没有就不是？
2024-08-31 17:01:15
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原创 ARM V2微架构
今年V3/N3已经发布，但考虑到没有公布太多的细节，我依据手册在“ARM发布新一代高性能处理器”一文中对微架构有阐述，本文主要简单分析ARM V2的一些微架构内容。arm的微架构给我的感觉是细节特别多，很多微小的特性都会抓取去优化，这是国内很多公司不具备的，国际一线的CPU公司，微架构方向的优化每年提升都放缓了，更多的是面向特定场景的优化，反而是工艺的提升以及SoC系统级微架构的提升对芯片系统的影响更大了。
2024-08-30 13:46:36
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原创 ARM N2微架构介绍
之前在“ARM V2处理器微架构介绍”一文中介绍了面向服务器、云计算等应用的ARM V2处理器微架构，V系列具有更强性能，N系列强调性能和功耗等方向的平衡，本文就将介绍一下ARM N2处理器微架构相比较前代的一些提升。尽管ARM还具备一代N1/V1的服务器端处理器，但严格意义讲N2是ARM相对成熟的第一代服务器端处理器IP。ARM N2还是属于比较经典的一代CPU，不少的公司都在使用，其很多微架构的设计都比较有趣，很多特新大家也可以参考相关的论文研究。
2024-08-30 13:45:41
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原创 ARM发布新一代高性能处理器N3
就在2月21日，ARM发布了新一代面向服务器的高性能处理器N3和V3，N系列平衡性能和功耗，而V系列则注重更高的性能。此次发布的N3，单个die最高32核（并加入到CCS，Compute Subsystems，包含Core，System Ip等），以CCS来讨论，每瓦性能比上一代提升20%-50%。而Neoverse V3，单个die最高64核（加入CCS），ARM似乎更强调其AI相关的分析能力。
2024-08-30 13:39:11
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原创 Top-Down微架构分析方法
相比较于基于计算CPU时钟周期的传统框架，top_down基于计算流水线的资源，初始研究层次更加上层。以下图的简化CPU微架构为例，流水线的概念上分为前端和后端，前端负责获得架构规定的指令，后端主要负责提交指令以及执行指令，当执行完成时，结果会被写入寄存器或者写回内存。微架构简图intel对top_down的介绍中将流水线的执行抽象出流水线“槽”的概念，例如前端每个周期可以分配6个uOP，后端每个周期可以执行6个uOp，流水线槽表示处理一个uOp所需的硬件的资源，在每个周期有6个流水线槽可用。
2024-08-29 14:44:02
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原创 HotChips2024：AMD Zen5,CPU微架构介绍
文中还有不少内容没写，例如LSU仅描述了Cache，预取这些也没写，各模块的参数请参考图片内容。一些策略性的东西，不宜展开讲，三两句说不明白反而显得很累赘。如果本文对您有所帮助，，如果有任何问题请留言指正。CPU微架构问题可以加我微信讨论，点击公众号菜单”联系我“即可。
2024-08-29 14:42:15
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8原创 以太网（UDP）开源Verilog专题（二）
导言上一期主要讲解了一些概念性的东西以及工程的恢复，本期主要简单讲一下用到的原语以及仿真FIFO，先仿真FIFO最主要的原因是FIFO很简单，需要频繁的调用。3顶层以及原语3.1项目顶层上一期我们讲解过了工程的恢复，下图是该rgmii项目综合完的顶层原理图（kintex7），顶层涉及到的模块有，差分时钟buffer，输入延迟，时钟分频倍频（时钟管理MMCM，和PLL相比的优势是可以动态调整相位），同步复位异步释放模块（关于这个知识点请参阅“”一文，这里不多赘述），延迟模块（IDELAYE..
2022-08-01 08:51:40
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空空如也
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