Verilog设计思路04——verilog快到慢跨时钟域传输和常见同步机制

于 2025-05-06 09:25:20 发布
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一、slow_to_fast_sync模块用于将一个慢时钟信号同步到一个快时钟信号。以下是一个简单的例子，展示了如何实现这种同步。

module fast_to_slow_sync (
input wire fast_clk,
input wire reset,
output reg slow_clk );

// 计数器，用于分频
reg [27:0] counter;

always @(posedge fast_clk or posedge reset) begin
    if (reset) begin
        counter <= 28'd0;
        slow_clk <= 1'b0;
    end else begin
        if (counter == 28'd49_999_999) begin
            counter <= 28'd0;
            slow_clk <= ~slow_clk; // 反转慢时钟
        end else begin
            counter <= counter + 28'd1;
        end
    end
end

endmodule

二、slow_to_fast_sync模块用于将一个慢时钟信号同步到一个快时钟信号。以下是一个简单的例子，展示了如何实现这种同步。

module slow_to_fast_sync (
input wire slow_clk,
input wire reset,
output reg fast_clk );

// 计数器，用于分频
reg [27:0] counter;

always @(posedge slow_clk or posedge reset) begin
    if (reset) begin
        counter <= 28'd0;
        fast_clk <= 1'b0;
    end else begin
        if (counter == 28'd24_999_999) begin
            counter <= 28'd0;
            fast_clk <= ~fast_clk; // 反转快时钟
        end else begin
            counter <= counter + 28'd1;
        end
    end
end

endmodule

三、同步机制通常用于处理时钟信号，以确保数据在时钟边沿正确传输。以下是一些常见的同步机制及其代码示例：

  1. 双沿触发器同步（Double-Edge Triggered Flip-Flop Synchronizer）
    双沿触发器同步器使用两个触发器来同步信号。第一个触发器在时钟的上升沿触发，第二个触发器在时钟的下降沿触发。

module double_edge_trigger_sync (
input wire clk,
input wire reset,
input wire data_in,
output reg data_out );

reg data_mid;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        data_mid <= 1'b0;
        data_out <= 1'b0;
    end else begin
        data_mid <= data_in;
        data_out <= data_mid;
    end
end

endmodule

  1. 异步复位同步器（Asynchronous Reset Synchronizer）
    异步复位同步器使用一个触发器来同步信号，并在复位信号为高时将输出重置。

module async_reset_sync (
input wire clk,
input wire reset,
input wire data_in,
output reg data_out );

always @(posedge clk or posedge reset) begin
    if (reset) begin
        data_out <= 1'b0;
    end else begin
        data_out <= data_in;
    end
end

endmodule

  1. 同步复位同步器（Synchronous Reset Synchronizer）
    同步复位同步器使用一个触发器来同步信号，并在复位信号为高时将输出重置。

module sync_reset_sync (
input wire clk,
input wire reset,
input wire data_in,
output reg data_out );

reg data_mid;

always @(posedge clk) begin
    if (reset) begin
        data_mid <= 1'b0;
        data_out <= 1'b0;
    end else begin
        data_mid <= data_in;
        data_out <= data_mid;
    end
end

endmodule

  1. 双沿触发器同步器（Double-Edge Triggered Flip-Flop Synchronizer with Reset）
    双沿触发器同步器使用两个触发器来同步信号，并在复位信号为高时将输出重置。

module double_edge_trigger_reset_sync (
input wire clk,
input wire reset,
input wire data_in,
output reg data_out );

reg data_mid;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        data_mid <= 1'b0;
        data_out <= 1'b0;
    end else begin
        data_mid <= data_in;
        data_out <= data_mid;
    end
end

endmodule

在 Verilog 中，同步机制主要用于处理不同时钟域之间的数据传输和交互，以避免亚稳态问题，确保电路的稳定性和正确性。以下是常见的同步机制及其原理和示例代码。
5. 双触发器同步器（Two - Flip - Flop Synchronizer）
原理
双触发器同步器是最基本的跨时钟域同步方法，用于将一个时钟域的信号同步到另一个时钟域。它通过两级触发器对输入信号进行采样，利用第二级触发器的输出作为同步后的信号，从而减少亚稳态传播到后续电路的概率。
适用场景
适用于慢时钟域到快时钟域的单比特信号同步，例如异步复位信号的同步。
示例代码

module two_flip_flop_synchronizer (
input wire clk, // 目标时钟
input wire async_in, // 异步输入信号
output reg sync_out // 同步输出信号 );

reg sync1;

always @(posedge clk) begin
    sync1 <= async_in;
    sync_out <= sync1;
end

endmodule

  1. 脉冲同步器（Pulse Synchronizer）
    原理
    脉冲同步器用于将一个时钟域的脉冲信号同步到另一个时钟域。它通过检测脉冲信号的上升沿或下降沿，生成一个脉冲，并将其同步到目标时钟域。
    适用场景
    适用于快时钟域到慢时钟域的脉冲信号同步。
    示例代码

module pulse_synchronizer (
input wire fast_clk, // 快时钟
input wire fast_pulse, // 快时钟域的脉冲信号
input wire slow_clk, // 慢时钟
output reg slow_pulse // 慢时钟域的同步脉冲信号 );

reg fast_pulse_ff1, fast_pulse_ff2;
reg slow_pulse_ff1, slow_pulse_ff2;

// 在快时钟域对脉冲信号进行处理
always @(posedge fast_clk) begin
    fast_pulse_ff1 <= fast_pulse;
    fast_pulse_ff2 <= fast_pulse_ff1;
end

// 双触发器同步到慢时钟域
always @(posedge slow_clk) begin
    slow_pulse_ff1 <= fast_pulse_ff2;
    slow_pulse_ff2 <= slow_pulse_ff1;
end

// 生成慢时钟域的脉冲
always @(posedge slow_clk) begin
    slow_pulse <= slow_pulse_ff1 & ~slow_pulse_ff2;
end

endmodule

  1. 异步 FIFO（Asynchronous FIFO）
    原理
    异步 FIFO 用于在两个不同时钟域之间进行数据缓冲和同步。它包含写端口和读端口，分别由不同的时钟驱动。写操作将数据写入 FIFO 的存储单元，读操作从 FIFO 中读取数据。通过使用格雷码计数器来指示读写指针的位置，避免了指针在不同时钟域之间的亚稳态问题。
    适用场景
    适用于大量数据在不同时钟域之间的传输，例如高速数据采集系统中，将采集时钟域的数据传输到处理时钟域。
    示例代码

module async_fifo #(
parameter DATA_WIDTH = 8,
parameter ADDR_WIDTH = 4 ) (
input wire wr_clk, // 写时钟
input wire rd_clk, // 读时钟
input wire rst_n, // 异步复位，低电平有效
input wire wr_en, // 写使能
input wire rd_en, // 读使能
input wire [DATA_WIDTH-1:0] wr_data, // 写入数据
output reg [DATA_WIDTH-1:0] rd_data, // 读出数据
output reg full, // FIFO 满标志
output reg empty // FIFO 空标志 );

localparam DEPTH = 1 << ADDR_WIDTH;

reg [DATA_WIDTH-1:0] mem [DEPTH-1:0];
reg [ADDR_WIDTH:0] wr_ptr;
reg [ADDR_WIDTH:0] rd_ptr;
reg [ADDR_WIDTH:0] wr_ptr_gray;
reg [ADDR_WIDTH:0] rd_ptr_gray;
reg [ADDR_WIDTH:0] wr_ptr_gray_sync;
reg [ADDR_WIDTH:0] rd_ptr_gray_sync;

// 写指针和格雷码转换
always @(posedge wr_clk or negedge rst_n) begin
    if (!rst_n) begin
        wr_ptr <= 0;
        wr_ptr_gray <= 0;
    end else if (wr_en && !full) begin
        wr_ptr <= wr_ptr + 1;
        wr_ptr_gray <= (wr_ptr >> 1) ^ wr_ptr;
    end
end

// 读指针和格雷码转换
always @(posedge rd_clk or negedge rst_n) begin
    if (!rst_n) begin
        rd_ptr <= 0;
        rd_ptr_gray <= 0;
    end else if (rd_en && !empty) begin
        rd_ptr <= rd_ptr + 1;
        rd_ptr_gray <= (rd_ptr >> 1) ^ rd_ptr;
    end
end

// 双触发器同步写指针到读时钟域
always @(posedge rd_clk or negedge rst_n) begin
    if (!rst_n) begin
        wr_ptr_gray_sync <= 0;
    end else begin
        wr_ptr_gray_sync <= wr_ptr_gray;
    end
end

// 双触发器同步读指针到写时钟域
always @(posedge wr_clk or negedge rst_n) begin
    if (!rst_n) begin
        rd_ptr_gray_sync <= 0;
    end else begin
        rd_ptr_gray_sync <= rd_ptr_gray;
    end
end

// 计算满标志
always @(*) begin
    full = (wr_ptr_gray == {~rd_ptr_gray_sync[ADDR_WIDTH:ADDR_WIDTH-1],

rd_ptr_gray_sync[ADDR_WIDTH-2:0]});
end

// 计算空标志
always @(*) begin
    empty = (rd_ptr_gray == wr_ptr_gray_sync);
end

// 写操作
always @(posedge wr_clk) begin
    if (wr_en && !full) begin
        mem[wr_ptr[ADDR_WIDTH-1:0]] <= wr_data;
    end
end

// 读操作
always @(posedge rd_clk) begin
    if (rd_en && !empty) begin
        rd_data <= mem[rd_ptr[ADDR_WIDTH-1:0]];
    end
end

endmodule

  1. 握手协议（Handshaking Protocol）
    原理
    握手协议通过在发送方和接收方之间传递控制信号，确保数据在不同时钟域之间的可靠传输。发送方在数据准备好后发送请求信号，接收方在准备好接收数据时发送应答信号，双方通过这种方式进行同步。
    适用场景
    适用于对数据传输可靠性要求较高的场景，例如不同模块之间的通信。
    示例代码

module handshaking_protocol (
input wire clk_tx, // 发送方时钟
input wire clk_rx, // 接收方时钟
input wire rst_n, // 异步复位，低电平有效
input wire [7:0] data_in, // 输入数据
output reg [7:0] data_out // 输出数据 );

reg req_tx, ack_tx;
reg req_rx, ack_rx;
reg [7:0] data_reg;

// 发送方逻辑
always @(posedge clk_tx or negedge rst_n) begin
    if (!rst_n) begin
        req_tx <= 0;
        ack_tx <= 0;
    end else if (!req_tx) begin
        req_tx <= 1;
        data_reg <= data_in;
    end else if (ack_tx) begin
        req_tx <= 0;
    end
end

// 接收方逻辑
always @(posedge clk_rx or negedge rst_n) begin
    if (!rst_n) begin
        req_rx <= 0;
        ack_rx <= 0;
    end else if (req_rx) begin
        data_out <= data_reg;
        ack_rx <= 1;
    end else if (ack_rx) begin
        ack_rx <= 0;
    end
end

// 同步请求信号到接收方时钟域
always @(posedge clk_rx or negedge rst_n) begin
    if (!rst_n) begin
        req_rx <= 0;
    end else begin
        req_rx <= req_tx;
    end
end

// 同步应答信号到发送方时钟域
always @(posedge clk_tx or negedge rst_n) begin
    if (!rst_n) begin
        ack_tx <= 0;
    end else begin
        ack_tx <= ack_rx;
    end
end

endmodule

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Verilog设计：单bit数据的快到慢的时钟域转换
持续更新
05-22 513
在时钟域转换过程中，一个常见的问题是传输时钟的频率变化。对于一个快速时钟域和一个较慢的时钟域，需要在两个时钟域之间进行“适当”的数据处理，以避免数据在传输过程中出现问题。在FPGA的数字电路设计中，时钟域转换是非常重要的一环。模块中，使用时钟分频器将快速时钟分频为较慢的时钟，并在缓存中存储数据，以使其在较慢的时钟域中可用。最后，在慢速时钟域中使用同步复位，确保复位到达时钟域稳定，并立即清零数据，从而保证数据传输的正确性。模块是一个简单的时钟分频器，将快速时钟分频为慢速时钟。
（31）Verilog实现单bit数据时钟域转换【快到慢】
m0_46498597的博客
11-06 604
FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA设计不是简单的芯片研究，主要是利用 FPGA 的模式进行其他行业产品的设计。与 ASIC 不同，FPGA在通信行业的应用比较广泛。
VIVADO中单bit信号的跨时钟域处理（快时钟到慢时钟）
最新发布
m0_66360845的博客
04-24 1453
本文介绍了两种单bit信号快时钟的脉冲到慢时钟的同步的方法。两种方法均可以把快时钟的脉冲同步到慢时钟。除此之外还在考虑线延迟的情况下结合仿真图片说明了组合逻辑输出不加触发器会带来的风险，文字加仿真图片可以帮助读者理解电路。最后还介绍了同步触发器的约束，确保软件布局布线时把同步的触发器放到同一个SLICE中，以降低MTBF（平均无故障时间）。
跨时钟域传输总结（包含verilog代码|Testbench|仿真结果）
Loudrs的博客
06-08 8839
采样中“快到慢”与“慢到快”在考虑问题时有什么区别？只需要考虑亚稳态问题除亚稳态问题外，还需考虑慢时钟的采样速率问题。因为根据采样定理，采样频率低于信号最高频率2倍的时候，是无法完整采样的。CDC传输方法总结：慢到快只考虑亚稳态问题，采用延迟打拍法；快到慢还需要考虑慢时钟采样速度，但是只要延长信号长度即可。常用方法为电平同步器、脉冲同步器、握手协议。其中，握手协议限制较为灵活，但握手信号需要在两个时钟域来回传递导致延时很大，所以握手协议是以牺牲效率为代价保证信号传递质量。
verilog设计-CDC：单bit脉冲快时钟域到慢时钟域
liuchj的博客
03-21 1528
当单bit信号由快时钟域传递给慢时钟域时，快时钟域的异步信号最小可为快时钟信号的一个时钟周期脉冲，快时钟域的单时钟周期脉冲长度小于慢时钟域的时钟周期，很有可能该脉冲信号在慢时钟域的两个时钟上升沿之间，导致该脉冲没有被慢时钟域采集到，从而导致信号数据丢失。因此与单bit信号从慢时钟域到快时钟域直接打两拍不同，单bit信号从快时钟域到慢时钟域还需要特殊的处理。
【CDC 系列】跨时钟域处理（二）快时钟域信号同步到慢时钟域
记录学习历程
05-20 8475
目录 快时钟域到慢时钟域 时钟域间可靠信号传递的要求 “三边沿”要求 问题 ‑ 通过快速 CDC 脉冲 问题 ‑ 对长 CDC 脉冲进行采样 ‑ 但时间不够长 开环解决方案 ‑ 使用同步器采样信号 闭环解决方案 ‑ 使用同步器采样信号 往期系列博客 快时钟域到慢时钟域 如果 CDC 信号在时钟域之间传递时不能被跳过，则在时钟域之间传递时考虑信号的宽度和同步技术很重要。 与同步器相关的一个问题是，来自发送时钟域的信号可能会在采样之前更改两次值，或者可能过于接近较慢时钟域的采样边.
快时钟到慢时钟的同步问题
qq_41624212的博客
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对于工程中出现的异步时钟，与最高时钟是对立关系，但这个CEO的地位决定了只有他说了算，不然就会“叛乱”，因此要把那些异步时钟统一管理，这就是所谓的“对立统一”。
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1、FIFO的分类FIFOFirst In First Out）先进先出存储器。根据接入的时钟信号，可以分为同步FIFO和异步FIFO。FIFO底层是基于双口RAM，同步FIFO的读写时钟一致，异步FIFO 读时钟和写时钟不同。作用：
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基于FPGA的74HC595驱动数码管动态显示--Verilog实现
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FPGA之道（47）时钟及时钟域
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数字IC设计——跨时钟域篇3（单比特处理）
用心记录每天的学习，提升自己，虽然有的很基础但真的很重要！
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数字IC设计——跨时钟域篇3（单比特处理） 下面介绍常见的单比特跨时钟域的处理方法 一、慢时钟域信号同步到快时钟域的处理方法： 两级寄存器同步 慢时钟信号进入到更快的时钟域时（频率相差2倍以上），此时不用考虑快时钟域信号采样丢失问题，可以考虑使用两级触发器进行同步处理。 边沿检测同步器 慢时钟信号进入到更快的时钟域时（频率相差2倍以上）,为了避免快时钟域多次采样到有效信号，快时钟需要对信号进行边沿检测。需要使用边沿检测同步器 握手处理（单比特比较少用） 当一个慢时钟域的单比特信号进入到更快的时钟
Verilog设计_跨时钟域(CDC)
2301_76660661的博客
02-23 1248
单bit信号跨时钟域传输，慢到快和快到慢。
基于FPGA设计 Verilog 跨时钟域传输：快到慢
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11-21 632
信号从快时钟域传输到慢时钟域来时，需要根据信号的特点来进行同步处理。对于单 bit 信号，一般可按电平信号和脉冲信号来区分。
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