
Verilog
文章平均质量分 75
qq_41226402
这个作者很懒,什么都没留下…
展开
专栏收录文章
- 默认排序
- 最新发布
- 最早发布
- 最多阅读
- 最少阅读
-
verilog刷题笔记3-verilog language
三、module1.实例化1.by positionmod_a instance1 ( wa, wb, wc );2.by namemod_a instance2 ( .out(wc), .in1(wa), .in2(wb) );module top_module ( input a, input b, output out ); //mod_a ins (a,b,out); mod_a ins (.in1(a), .in2(b),.out(out));原创 2021-12-25 16:33:15 · 493 阅读 · 0 评论 -
verilog刷题笔记2-verilog language
一、basics1.simple wiremodule top_module( input in, output out ); assign out=in;endmodule2.four wiresmodule top_module( input a,b,c, output w,x,y,z ); assign w=a; assign x=b; assign y=b; assign z=c;endmodule.原创 2021-11-22 14:52:01 · 667 阅读 · 0 评论