HDLBits在线Verilog编程练习

最新推荐文章于 2025-05-12 08:30:00 发布

HarrietLH

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分类专栏： FPGA

本文链接：https://blog.csdn.net/qq_43279579/article/details/115737723

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本文档详细介绍了门电路的非门、与门和或非门实现，组合逻辑中的2-1多路复用器、全加器和卡诺地图，以及时序逻辑中的D触发器、D锁存器和1-12计数器的实例设计。通过HDLBits中文导学，从理论到实践，全面掌握数字逻辑设计技巧。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

一、门电路相关练习

1.非门

问题描述
参考下面链接
https://hdlbits.01xz.net/wiki/Notgate
问题解决代码

module top_module( input in, output out );
	assign out=~in;
endmodule

仿真结果
在这里插入图片描述

2.与门

问题描述
参考下面链接
https://hdlbits.01xz.net/wiki/Andgate
问题解决代码

module top_module( 
    input a, 
    input b, 
    output out );
	assign out=a&b;
endmodule

仿真结果
在这里插入图片描述

3.或非门

问题描述
参考下面链接
https://hdlbits.01xz.net/wiki/Norgate
问题解决代码

module top_module( 
    input a, 
    input b, 
    output out );
	assign out=~(a|b);
endmodule

仿真结果
在这里插入图片描述

二、组合逻辑相关练习

1.2对1多路复用器

问题描述
参考下面链接
https://hdlbits.01xz.net/wiki/Mux2to1
问题解决代码

module top_module( 
    input a, b, sel,
    output out ); 
     assign out = (sel) ? b : a;

endmodule

仿真结果
在这里插入图片描述

2.全加器

问题描述
参考下面链接
https://hdlbits.01xz.net/wiki/Fadd
问题解决代码

module top_module( 
    input a, b, cin,
    output cout, sum );
    assign{cout,sum} = a + b + cin;
endmodule

仿真结果
在这里插入图片描述

3.卡诺地图

问题描述
参考下面链接
https://hdlbits.01xz.net/wiki/Exams/m2014_q3
问题解决代码

module top_module (
    input [4:1] x, 
    output f );
    assign f = (~x[1] & x[3]) | (x[1] & x[2] & ~x[3]);
endmodule

三、时序逻辑相关练习

1.D 触发器

问题描述
参考下面链接
https://hdlbits.01xz.net/wiki/Dff
问题解决代码

module top_module (
    input clk,    // Clocks are used in sequential circuits
    input d,
    output reg q );//

    // Use a clocked always block
    //   copy d to q at every positive edge of clk
    //   Clocked always blocks should use non-blocking assignments
    always@(posedge clk) begin
        q <= d;
    end
endmodule

仿真结果
在这里插入图片描述

2.D锁存器

问题描述
参考下面链接
https://hdlbits.01xz.net/wiki/Exams/m2014_q4a
问题解决代码

module top_module (
    input d, 
    input ena,
    output q);
    always@(*)begin
        if(ena)begin
            q<=d;
        end
    end

endmodule

3.1～12的计数器

问题描述
参考下面链接
https://hdlbits.01xz.net/wiki/Exams/ece241_2014_q7a
问题解决代码

module top_module (
    input clk,
    input reset,
    input enable,
    output [3:0] Q,
    output c_enable,
    output c_load,
    output [3:0] c_d
); //

    count4 the_counter (clk, c_enable, c_load, c_d /*, ... */ );
    reg [3:0] temp;

    //4-bit计数器的控制信号
    assign c_enable = enable;
    //带复位和置位，
    assign c_load   = reset | (Q == 4'd12 & enable == 1'b1);
    assign c_d      = 4'b1;

//    count4 the_counter (clk, c_enable, c_load, c_d, Q );
    count4 Inst_count4
    (
        .clk(clk),
        .enable(c_enable),
        .load(c_load),
        .d(c_d),
        .Q(Q)
    );
endmodule