本文详细介绍了在数字逻辑综合工具DC中如何进行时钟域转换（CDC）约束，包括分频时钟input delay、多时钟output delay、时钟不确定性、逻辑互斥时钟、多时钟可选的寄存器和异步时钟的约束方法。此外，还强调了多周期路径的设置以及验证约束正确性的技巧，如report_timing_requirements命令的使用。
【分频时钟input delay】
（找短的间隔）
【多时钟output delay】
记得要用add_delay
也是找短的
【时钟之间的uncertainty】
模仿两个时钟之间的偏移量
要用-from -to指定两个clock（注意是get_clocks而不是ports）
（千万不要在模块内部写分频时钟！
在SOC系统里面，会有一个模块叫CRM(clock reset mana
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