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再摸索
这个作者很懒，什么都没留下…
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Verilog中不使用计数器，实现信号延迟
一般在开发的过程中，通常会使用计数器来实现信号延迟，接下来介绍一种新方法，通过以为寄存器来实现。上述代码即可不使用计数器延迟7个周期将a的值幅值给c。原创 2025-06-11 20:46:18 · 129 阅读 · 0 评论 -
Verilog中reg [15:0] a [23:0]和reg [15:0] [23:0] a的区别
内存布局：每个元素（16位）在内存中独立存储，元素之间。内存布局：所有元素在内存中。结构：每个元素是一个。结构：每个元素是一个。原创 2025-06-10 21:09:42 · 340 阅读 · 0 评论 -
vivado中.v文件定义多维数组编译报错问题
在vivado中编写verilog代码时，通常会遇到多维数组，但是.v文件经常不支持，会进行一些警告，并且在仿真时会出现报错。修改完成后，重新打开工程，将修改后的.sv文件添加到工程中。就可以发现编译和仿真不报错了。原创 2025-06-08 21:12:42 · 187 阅读 · 0 评论 -
如何运用matlab生成.coe文件
在matlab中生成1024个随机数，并导出.coe文件原创 2022-09-22 11:02:34 · 5171 阅读 · 2 评论