DDR3AXI4接口读写仿真

前文已经介绍了DDR3和AXI4总线的相关知识，我们知道MIG ip核除了可以生成native接口还能生成AXI4接口，今天就练习一下将AXI4接口的DDR3打包成FIFO。首先我们生成一个AXI4接口的MIG ip核，其余步骤与Native接口的ip核相同，如果我们勾选AXI4接口的话，会多出如下界面的配置，

Data Width：表示axi_full接口读写数据的位宽，如果前面将DDR3芯片时钟设置为用户时钟频率的4倍，那么此处将读写数据位宽设置为DDR3数据位宽的8倍时，读写速率达到最大。原因在于DDR3芯片的突发一般是8，如果DDR3一次传输16位，8次传输128位数据，且DDR3的时钟是用户时钟的4倍，双沿传输数据。那么DDR3芯片突发一次，用户也只能传输一次数据，当用户一次传输数据位宽等于DDR3一次突发传输数据时，效率达到最大。但前面我们的摄像头输入数据是16位，因此在这里的位宽设置为128时并不能达到最大传输速率。

Arbitration Scheme：仲裁机制，由于DDR3芯片只有一组数据，而axi_full的读、写接口支持同时传输数据。当选用“TDM”时，读、写操作同时到达时，将交替进行。由于MIG IP自带仲裁机制&