【RISC-V CPU debug 专栏 2 -- Debug Module (DM), non-ISA】

已于 2024-11-27 20:38:54 修改
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分类专栏： # 【RISC-V Debug 专栏】 文章标签： risc-v risc-v DM risc-v DMI
于 2024-11-27 20:38:40 首次发布
主公讲ARM
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调试模块（DM）功能

RISC-V 调试模块（Debug Module, DM）在 RISC-V 调试架构中扮演着关键角色。它作为抽象调试操作与具体实现之间的翻译接口，并提供多种调试功能。

在这里插入图片描述

Figure 1: RISC-V Debug System Overview

以下是 DM 的详细功能和要求：

必须支持的功能

  1. 提供调试器必要的实施信息:
    • DM 必须能够向调试器提供实施细节信息，以便调试器能够正确地与硬件交互。目前我把它理解为包含像 ARM Romtable 中的内容，用来识别硬件中的debug 资源。
  2. 允许单个 hart 的暂停和恢复:
    • DM 必须支持对任何单个 hart 的独立暂停和恢复操作。目前我把它理解为包含像 ARM CTI 中的一些信号，用来对 core 进行 halt/restart/cross halt/ack 等功能
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【RISC-V CPU debug 专栏 4.1 -- RV Debug Vector Address 介绍】
CodingCos的博客
01-03 372
是调试模式的入口地址，当 RISC-V CPU 进入调试模式时，硬件会跳转到这个地址执行指令。通常，这个地址由调试硬件模块提供，可能存储在专用寄存器中，并在系统复位时由外部调试器（如 JTAG 或 SWD）或启动代码进行初始化。它是 RISC-V 调试标准的一部分，用于支持外部调试器实现代码单步调试、断点等功能。RISC-V 的调试模式主要用于以下场景：程序发生异常或中断，开发者希望追踪错误。外部调试器控制 CPU 执行，设置断点、观察寄存器状态、调试代码。
RISCV Debug Module--通过JTAG访问DM寄存器
m0_69658078的博客
09-08 1569
笔者认为，最常用的IR是位于0x11的Debug Module Interface Access(dmi)寄存器，dmi即Debug总线，几乎所有的Debug操作都需要访问dmi寄存器，比如访问RISCV通用寄存器、CSR、内存等操作。dmi[1:0]代表操作类型，1为读，2为写，dmi[33:2]代表读写数据，dmi[abits+33:34]代表地址，一般abits是7。此时你会想，给JTAG打的数据是0101这样的格式，岂不是很难理解，毕竟它不像AMBA这样的总线协议，有addr、data这样的信号。
Debug RISC-V CPU: SweRV with OpenOCD
G程师专栏
09-18 1970
OpenOCD是一个开源的Debug Translator，它负责将GDB的调试命令（与CPU Architecture无关）翻译为操作芯片Debug Module的硬件指令。OpenOCD源代码的src/target目录包含了与CPU architecture相关的源代码。 下图中， Debug Host采用了开源的 GDB + OpenOCD，也可以是其他的软件，比如Segger的J-Link Commander。 Debug Transport就是JTAG在线调试（仿真）器，比如J-...
RISCV Debug Module功能解读
m0_69658078的博客
08-14 581
比如数据（debug opertion）是从芯片外部的Debug Host经过Debug Transport流向RISCV芯片的，芯片暴露给外部的接口是JTAG（也可以是cJTAG或APB），而Debug Module可以理解为一个中转站，用来把JTAG过来的低级的信号转换成高级的debug操作，如读写寄存器，访问内存，设置断点等，最终的目的是访问＆控制RISCV Core。最近做的项目里有RISCV相关的IP，笔者主要负责Debug Module相关的验证工作。
RISC-V Debug 协议
zya1314125的博客
10-18 1553
¶那么，如何实现上面提到的 Abstract Command（比如读写寄存器，读写内存等）呢？Debug Spec 里面提到一种 Execution-Based 的方式，即在 Debug mode 下，核心依然在执行代码，只不过执行的是调试用的特殊代码。它做的就是轮询 Debug Module 等待命令，接受到命令以后，就去读写寄存器/内存，然后通过 data0-12 来传输数据。
RISCV下的调试功能个人总结———(中)DM模块
mhj258258的博客
11-18 431
寄存器访问：cmdtype=0，调试器可以访问 CPU 寄存器，并允许其执行程序缓冲区。存储器访问cmdtype=2，命令调试器可以执行存储器访问，这包括对 hart 本地内存映射寄存器的访问，等等。cmdtype=1属于快速访问，具体怎么访问的不是很清楚。例如写入寄存器：写入0x7A1地址写入数据0x28001004先写入数据：Abstract Data 0(0x04) --- 0x28001004。
【RISC-V 理论篇】规范概述
最是书香能致远，腹有诗书气自华
02-28 2011
调用规约ELF 规范DWARF 规范该ABI的未来修订版将包括内存模型的规范映射集同步原语。
RISC-V Debug学习笔记（一）JTAG调试模块的Verilog实现
一名FPGA芯片设计爱好者的技术博客
12-17 9089
文章目录一、jtag_top.v二、jtag_driver.v 注：转载请注明出处 参考RISC-V External Debug Support Version 0.14.0-DRAFT。 记录下学习过程，个人水平有限，可能理解有误，后续若发现错误之处，会及时更新。 Version Date 1.0 2012.12.16 在此之前，我学习了JTAG标准，现在需要通过实践去加深理解。故这篇笔记用来介绍RISC-V SoC中调试模块的实现。以Gitee上 tinyriscv 项目中的调试
riscv-debug
hungtaowu的博客
03-08 510
原文链接：https://www.francisz.cn/2020/03/07/riscv-debug/
Rocketchip RISC-V Debug调试硬件相关（一）
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2019年10月份，RISCV发布了一版新的硬件代码，并对Debug调试部分进行了对应的升级修改，随后一直沿用2019年的版本至今，目前版本为0.13.2版本。本文重点研究对应的升级和修改意义，以及在后续SoC集成时的处理方法。阅读本文之前，请对RISCV的Debug调试有个基础的了解，比如JTAG五线或四线连接、调试软件openOCD、RISCV调试过程和基本流程。调试的主要工作方式和新版本新增的功能介绍。............
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riscv-debug-spec-0.13. riscv 调试协议 v13 版本，写的很详细，供参考
RISC-V Debug协议解读
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此文对RISC-V Debug协议做一个简单的介绍，具体的内容，大家可以查看协议本身内容。 https://github.com/riscv/riscv-debug-spec/blob/master/riscv-debug-stable.pdf 介绍是按目录结构进行的。 1 Introduction All hart registers (including CSRs) can be read/written. Memory can be accessed either from the hart’s p
riscv-debug-stable规范文档
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规范文档定义了面向基于RISC-V ISA硬件平台调试工具和组件的通用接口，概述了 RISC-V 平台上外部调试支持的标准体系结构。
OPENRISC USB-DEBUGGER使用方法
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10-31 633
利用openrisc提供的镜像在虚拟机上调试，调试的步骤如下： 1.type:    $ /opt/or_debug_proxy/bin/or_debug_proxy -r 55555 2.type:    $ cd ~/soc-design/helloworld-or1ksim    $ or32-elf-gdb     3.The GDB debugger is now
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使用halt-on-reset功能，必须保证dmInner在core复位时保持工作状态，这就要求dmInner的复位不能和core复位一致。另外，顶层的hartIsInReset信号不能tie 1处理，会导致debug中断响应后无法跳出，无法跳出的原因是resumeReqRegs寄存器的值不能通过resumreq请求改成2。...
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ISA（指令集架构）是 RISC-V 体系结构的核心部分，定义了指令集、寄存器和执行行为等基本内容。这部分文档由组织批准（Ratified），是处理器实现的基础。Profiles（配置文件）定义了 RISC-V处理器应实现的最低 ISA 组合，以确保不同处理器的软件兼容性。通过限定 ISA 组合，避免厂商各自扩展导致碎片化。Non-ISA 规范不涉及CPU 指令集，而是 RISC-V生态系统相关标准。这些标准有助于软件、调试、存储器接口、芯片互连等领域的发展。规范类型主要作用主要内容示例。
博流RISC-V芯片JTAG debug配置与运行
燕十三的物联网之旅
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RISC-V Debug模块详解：程序缓冲区与抽象命令
文档详细阐述了RISC-V Debug模块（DM）的结构和功能，包括调试模块接口（DMI）、重置控制、 hart（处理单元）的选择和状态管理，以及运行控制等。DM中包含了一系列的寄存器，如`dmstatus`、`dmcontrol`、`hartinfo`...
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