文章目录 一、wire 和 reg 的本质区别 二、定义方式与用法举例 错误用法（wire 不能在 always 中赋值） 三、SystemVerilog：推荐用 `logic` 四、组合逻辑中也可以使用 reg 五、完整例子：reg + wire 混合使用 六、总结对比表 一、wire 和 reg 的本质区别 特性 wire reg（现在用 logic 替代） 意义 表示物理连线，必须有驱动源（如 assign） 存储变量，用于过程块中（always块） 是否能在 always 中赋值 不行 可以 是否需要连续驱动 是 不需要 通常综合成什么 组合逻辑导线或端口 寄存器、锁存器，或组合逻辑中的中间变量 初始值是否可设定 不可 可以初始化 reg 并不表示寄存器！它只是语法上用于过程赋值的变量。 在 SystemVerilog 中推荐使用 logic 替代 reg，语义更统一。 二、定义
超级会员免费看
订阅专栏 解锁全文
扫一扫
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
