Verilog中编写注意事项及代码风格

最新推荐文章于 2024-12-07 21:39:34 发布

杨小菜菜

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分类专栏： FPGA 文章标签： fpga开发

本文链接：https://blog.csdn.net/weixin_38786847/article/details/141871319

1、编写注意事项

（1）大小写敏感；
（2）编译指令中的前导符号；

2、代码风格

整齐、统一、易懂、精简

（1）命名规则

reg[3:0] second_counter;
reg[3:0] minute_counter;

reg[3:0] secondeCounter;
reg[3:0] minuteCounter;

reg flagDelayforZeroCycle;
reg flagDelayforOneCycle;

reg flagDelay0;
reg flagDelay1;

电平敏感命名：一般来说是高电平有效，若是低电平有效，通过一些前缀或者后缀方法加以区别。

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