testbench实例 vhdl_VHDL的testbench的编写

VHDL

的

testbench

的编写

大多数硬件设计人员对

verilog

的

testbench

比较熟悉，

那是因为

verilog

被设计出来的目的就是为了用于测试使用，

也正是因为这样

verilog

的语法规则才被设计得更像

C

语言，

而

verilog

发展到后来却因为它更接近

C

语言的语法规则，

设计起来更加方便，

不像

VHDL

那也死板严密，

所以

verilog

又渐渐受到硬件设计者们的青睐。

但其实

VHDL

在最开始也

是具有测试能力的，而且它的语法严密，但我们同样可以用

它来编写我们的测试文件。

下面以一个

8bit

计数器为例子给

出个简单的

testbench

模板及注释：通过编写

testbench

来

仿真和通过拖波形来仿真，最大的好处就是，当测试数据无

比庞大时，可以简易得通过

testbench

中的算法来实现，而

另一个更为重要的方面就是，可以通过

testbench

对数据文

件进行读写操作，从而简化我们的仿真工作。首先介绍下时

间控制语句——

wait

：

(其实

wait

语句是通过控制仿真的两

种状态——执行和挂起，来控制时间的)

1.wait