字符串异或运算_一个异或运算引发的设计技巧（1）

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#字符串异或运算

博客提及上期关于create_clock使用的内容，介绍了异或运算在FPGA设计中的应用。1bit异或用LUT2即可完成，但位宽达512位且算法运算多、时钟要求高时，LUT实现受限。还列举了字符串与列表转换、列表排序等FPGA设计相关问题。

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上期内容：create_clock你用对了吗

异或运算是基本的逻辑运算，在FPGA设计中经常遇到。其实现方式也很简单，例如1bit的a和b相异或，只需要一个2输入查找表(LUT2)就可以完成。但是，如果a和b的位宽达到了512位，而且实际算法包含很多此类运算，且要求时钟运行在600MHz，采用LUT实现就有点捉襟见肘了。

高速设计中，采用LUT实现512位异或运算会有哪些弊端呢？从资源角度而言，a和b都是512位，那么就要消耗512个LUT2。如果存在很多这样的操作，意味着LUT的利用率会提升，从而增大了布线拥塞的风险。从时序角度而言，作为设计的一部分，这些LUT2很有可能分散到不同列的Slice中，如下图所示。图中红色标记即为LUT。这意味着某些LUT输出端的布线延迟会很大，从而给时序收敛带来压力。

为此，我们想到了DSP48。DSP48包含一个逻辑运算单元ALU，可实现多种逻辑运算，其中就包括异或运算，如下图所示(图片来源，Table 2-10， ug579)。观察图中红色方框标记的行，将相应的OPMODE和ALUMODE设置为指定的常数，就可以实现一个48位的异或运算。这就要用到DSP48E2的原语(Primitive)，要求对原语中的参数、输入/输出端口的含义有所了解，这个过程较为繁琐。好在Vivado提供了一个综合属性USE_DSP，通过该属性可以将异或运算映射到DSP48中。这里我们重点讨论这种方法。

看看如下图所示的SystemVerilog代码，属性use_dsp的值为logic，作用于module(当use_dsp值为logic时，对于SystemVerilog，只能作用于module)，这里位宽为36。对输入、输出均采用了寄存，从而使得输入到输出的Latency为2。这个模块可以很好地映射到DSP48中，包括其中的寄存器，不会消耗Slice中的任何资源。这里需要注意一点的是只有当输入数据位宽大于某个值且use_dsp属性值为logic时，才可以将异或运算映射到DSP48中。两个条件缺一不可。有兴趣的同学可以测试一下，这里要求位宽的最小值是多少。

但是，如果将其中的位宽改为512，综合后的资源报告如下图所示。可以看到，此时只消耗了4个DSP48，同时消耗了320个LUT，这意味着并不是所有位的异或运算都映射到DSP48中。那么该如何解决这个问题呢？且看下回分解。

技巧1：对于大位宽且要求运行在较高时钟频率下的逻辑运算，例如：与、或、非、同或、异或等，可采用DSP48实现。技巧2：采用DSP48实现逻辑运算时，除了直接使用原语的方式外，采用use_dsp属性实现映射更为简洁可控。只有当输入数据位宽大于某个值且use_dsp属性值为logic时，才可以将异或运算映射到DSP48中。两个条件缺一不可。有兴趣的同学可以测试一下，这里要求位宽的最小值是多少。

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