旺旺家族的传说

well tap cell是为了防止CMOS设计中的闩锁效应well tap cell的N井连接VDD P衬底连接VSS,没有逻辑功能,是physical only cells之一;structure用处在早期没有well tap cell的时候,每个标准单元都要一个N井连VDD,P衬底连VSS(接地),但是这种结构很耗费面积,之后一种Tapless cell应运而生,也就是在标准单元上没有well taping;而为啥之前N井要接 power_supply 而P_sub要接ground 就是为

max_transitionmax_transition time 是指signal从一个逻辑到另一个逻辑中间net所用的时间,违例是节点电阻和电容的函数;net上的transition time是其driving pin改变逻辑值所需要的最长的时间; 决定于上升时间和下降时间,这个约束是基于library给的信息,对于NLDM 非线性延迟模型, 输出的transition time时输入的transition和输出负载的函数;如何去计算max_transition_timeCMOS delay m

power ring：做TOP层才会用到吧；power mesh：一般指上层金属做成的power network，例如 M7、RDL;power straps: 条 带，指power netpower rail：和site row重叠的power net ，T28一般专指M2（具体看工艺了）power net逻辑上的连接，采用 derive_pg_connection，这个命令只会认到DB库中有power定义的std，如果没有定义就可能认不到，DSS和OCC。以INV为例，有六个PIN，in\ou.

终于他妈的写完了 前前后后一个月 希望这篇教程可以帮到正在集成电路设计道路上前进的你我;Signoff / DFM在route_opt 完成之后 有很多需要执行的 tasks,而且有一些tasks 是必须的:Required:timing sign-off 参数提取 静态时序分析,使用ECO Fusion 获得更快的timing signoffDRC Sign-off;插入 filler;(fill gaps between standard cells) 插完filler 之后 还需要再.

Object:执行 布线前的检查和设置使用 route_auto 布线signal nets报告 修复 DRC 的违例优化设计使用route_opt布线阶段的目标 (routing phase goal)布局和时钟树综合此时应该是完成的;可接受的拥塞 setup/hold time 以及逻辑DRCs时钟树网络已经被布线了;布线阶段的目标是:在最小化物理DRC违例情况下 将所有的signal nets 布线选择性的执行 布线后的 时钟树优化或者CCD;优化数据路径逻辑的 时序 DRC

objectives列举顶层实现的必要步骤;描述 什么是摘要 还有 摘要中包含什么描述怎样将block 集合到top level中去;顶层的实现对于规模比较的大的设计:在实现顶层设计时, blocks 可以是 design views (abstract view 摘要视图 boundary上的elements都是全的 但是内部是看不到的, 也就是说路径中 只保留了 in-reg reg-out in-out 而reg-reg 全部被隐藏起来)或者 ETM view : 正能看到一些 time

本章介绍的CTS setup应该在 最前面就设置好的,最晚placement之前 也需要设置好了;object设置时钟树平衡约束;解决 预先存在的clock tree elements;指定时钟树布线的非默认的规则NDRs指定时序和DRC 的约束;clock tree balancing时钟树的开始点和结束点时钟开始于他们的时钟源,是由 create_clock 定义的;时钟的终点在于 寄存器 或者宏单元的 时钟引脚;时钟树综合平衡的点 就是 sink 以及不做平衡的点 ignore.

clock tree检查设计是否准备好 CTScheck_design -checks pre_clock_tree_stage检查 的内容有clock definition & propagation；reference cells有没有标记 dont touch的参考单元skew balancing : 多个时钟之间的 冲突 的平衡;multi_voltage :对于 multi voltage 的设计 需要插入 AON 的bufs / invs ; 会检查 这些bufs 是

此教程仅为 导入GDS 并为GDS 设置reference 库的方式的一种;​​导入reference lib以smic 180 的库为例shell> virtuoso #启动virtuoso gui选择工具中的 library path editor 以指定库路径的方式 将参考库导入下图中 蓝色字体 为人工添加的库在空白path一栏 右键 add_library一般参考库在PDK路径下,选择 PDK 中 reference lib 所在的路径 在右侧的library栏.

timing setupobject执行MCMM 的设置,根据分析和优化的需要定义Corner modes scenarios 加载 MCMM的约束;应用 时序以及优化 的控制.zero-interconnect timing sanity check (0互连的时序稳定性检查)MCMM (multiple modes multiple corners)今天的芯片必须适应多种工作模式standby mode(待机模式)\test mode(测试模式)\low power mode(低功耗模

NDM cell librarys NDM库ICC 中使用的MW 库而ICC II 中使用 NDM new data model;新的数据模型介绍 NDM 库的相关内容 以及 PR之前的设置;NDM 库ICC 使用的标准单元和宏单元 都是 NDM格式的, 被称作 CLIBs并不使用 .db Milkway GDS LEF的文件;整个NDM库也是包含四部分,用来替代上面的文件功能;每一个CLIB 都包含完整的布局布线优化需要的 物理 以及逻辑 时序 功耗的定义；逻辑 时序 功耗的信息保存在

整个笔记比较长 建议搜索食用placement的关键步骤#mermaid-svg-fKPcKZjJunA9HX97 .label{font-family:'trebuchet ms', verdana, arial;font-family:var(--mermaid-font-family);fill:#333;color:#333}#mermaid-svg-fKPcKZjJunA9HX97 .label text{fill:#333}#mermaid-svg-fKPcKZjJunA9HX97 .n.

此笔记自synopsys官方 customer education service 的workshop，主要为ICC II workshop的中翻；此教程主要是block级的布局布线 一些细节 包括NDM库的创建， IO pad的floorplan ，以及PNS（Power net 综合）都没有详细描述。OverflowICC2 block级的布局布线的flowdesign & timing setupfloorplanplacementCTSroutingtop-level.

merge将ICC产生的GDSII版图文件,使用virtuoso的library manager,与标准单库的版图文件以及IO库的版图文件做merge;也可以使用华大的EDA工具aether,进行版图的merge和调用calibreDRC LVS的检查;简述工艺情况本项目所用的 SIMC的.18 的工艺,项目为纯数字电路,未使用RAM 等宏单元和其他IP; 添加IOpadDRC在virtuoso中调用 calibre 进行DRC的检查;前提是 ICC中已经不出现 DRC violated ne

三种种类的时钟primarygeneratedvirtual同步,非同步,exclusive(专用)时钟,什么是primary 时钟(主时钟)主时钟就是从输入端口typically创建的;create_clock -period 4 [get_ports CLK]时钟穿过组合逻辑传播(propagate)unate分为positive unate 和negative unate：其中positive unate意识是指，输出的上升沿依赖输入的上升沿，输出的下降沿依赖输入的下降沿；

step2a 读入parasitic寄生参数（SPEF文件和GPD文件）其中GDP：galaxy parasitic datapathSPEF: 标准寄生交换文件,standard parastic exchange format;read_parasitics -format SPEF flat.spefread_parasitics -format GPD DPD_Dir#支持读入milkway库#层次化的SPEFread_prasitics -path I_BlkB I_BLkB.apr

Timing ArcWidth Timing Arc首先看CombinationalTiming Arc，Combinational Timing Arc 是最基本的TimingArc。TimingArc 如果不特别指明的话，就是属于此类。如下图所示，定义了从特定输入到特定输出（A到Z）的延迟时间。CombinationalTiming Arc 的Sense有三种，分别是inverting（或 negativeunate），non-inverting（或 positiveunate）以及non-unate。

来自Synopsys 客户培训服务适用于prime time 2019.03-sp3及以下版本使用primetime完成static timing analysis和signal integrity ananlysis 静态时序分析和信号完整性分析分以下几步: 读入设计,库,parasitic data 和约束; 在生成报告之前,debugging STA的约束; 创建恢复保存的会话; 为summary timing 和noise生成和解释报告 使用PO

timing的analyzeDC的静态时序分析:将设计分成独立的timing path 进行分析:为了获得单周期最大延迟(single-cycle max_delay timing)每条路径最少会分析两次;生成的默认的时序报告包括: 每一个path group 中最差的违例路径 最大的延迟或者setup timing 如果你想查看hold timing 使用:report_timing -delay min 报告关于DRCs 的违例情况,使用 report

什么是物理综合 physical synthesis物理综合就是将RTL综合为coarse-placement的网表;这需要让DC工作在TOPO mode' 并使用compile_ultra 命令;需要一个布局文件,一般是ICC生成的;(icc ii design planning);DC NTX topological mode 是支持物理综合的DC NTX in topological mode 使用virtual routing 去估计net的长度; virtual routing .

#今天遇到了一个问题:topo模式下面积报告没有net的面积:DC的topo模式和WLM的模式,是两种不同的估算内部连线RC的计算模型,所以在topo模式下,是不能使用set_wire_load_mode和set_wire_load_model,而且现在的很多库都不带wire_load_mode了;今天的问题就是这个库没有wire_load_mode 没有办法通过传统的方式来报告net的面积了吗? 只能通过topo 将布局后的floorplan导入，来计算？以上都是问句，我们来验证一下。验证一:

tie cell 是用来做静电保护的,esd保护 还有数字电路中的默写信号端口,或者限制端口需要钳位在固定电平上,tie cell 还起到隔离普通信号的的作用(VDD VSS) 保护在做LVS 或者formality时引起不会逻辑混乱....

sink时钟域内寄存器的clk端可以成为汇点 sink 对应时钟源点 source 原点到汇点的延迟 用set_clock_latency时钟原点到不同寄存器clock端的时间差称为 skew;在大规模集成电路中,大部分的时序原件的数据传输都是由同步时钟控制的,时钟频率决定了数据处理的速度和传输的速度;而决定时钟频率的主要因素主要有两个:一是组合逻辑电路的最长电路延迟,二是同步原件之间的clock_skew;时钟树综合的主要目的就是减小时钟偏斜;以一个时钟为例; 一个时钟源要驱动很多同步元件,时

overview1. 输入：参考库，门级网表，时序约束文件（.sdc）实用新的文件格式ddc 包含.v和.sdc文件.工艺文件.tf 也就是所谓的technology library; 管脚排列文件 .tdf文件 TLU+文件 (.tluplus)中间进行预布局（粗布局coarse placement）placement CTS route>2. 输入 layout>3. **静态时序分析 后仿真（formality） DRC LVS ** 不属于ICC 的部分；2.创建re