weixin_42238387的博客

随着 DRAM 制程从 1x 到 1y 到 1z 并进一步发展到 1、1节点，以及 DRAM 设备速度上升到 LPDDR5 的 8533 和 DDR5 的 8800，数据完整性正在成为 OEM 和其它用户必须考虑的一部分，依赖于存储在 DRAM 中的数据的正确性，系统才能按设计工作。

对于 DDR4 DIMM 和 SODIMM（支持 ECC），ECC（纠错码）由内存控制器为写入的每个字节计算。每字节一个位作为计算的一部分提供，并存储在与存储其保护的字节不同的设备中。但是，一旦写入数据到达 DRAM，就不会对其进行检查。ECC 实际上仅用于保护 Read 上的数据。读回数据后，内存控制器检查 ECC，如果不正确，则尝试进行某种恢复。该恢复取决于系统，并且未由 JEDEC 规范指定。事实上，ECC 的计算和算法也没有具体说明，许多系统供应商也没有发布他们的 ECC 算法。如果是单个位错误..

随着英特尔第 12 代 Alder Lake-S 处理器计划在今年年底推出，下一代 DRAM 即将正式问世（内存厂商已量产或小批量DDR5），DDR5 将会以4,800Mbps 起步进入零售市场。相比之下，根据 JEDEC 规范，DDR4速度只能达到3,200Mbps。DDR5做了许多改变来提高内存传输频率。首先，增加BL将内存预取增加到 16；其次，将banks加倍到 32（每个 BG 2 或 4 个），同时还支持旧的 16 banks、刷新（基于每个bank刷新）和双通道 DIMM等：突发.

与任何电子系统一样，由于任何一个组件中的设计故障/缺陷或电气噪声，可能会导致存储子系统出现错误。这些错误分为硬错误（由设计失败引起）或软错误（由系统噪声或由于alpha粒子等引起的内存阵列位翻转引起）。要在运行时处理这些内存错误，内存子系统必须具有高级RAS（可靠性，可用性和可维护性）功能，以在出现内存错误时延长整个系统的正常运行时间。没有RAS功能，系统很可能会由于内存错误而崩溃。但是，RAS功能允许系统在存在可纠正错误的同时继续运行，同时记录不可纠正错误的详细信息以供将来调试之用。ECC简介内存子