HDLBits: 在线学习 Verilog （〇）

本系列文章将向大家推荐一个学习 Verilog 的好去处：HDLBits.
HDLBits 在提供 Verilog 基础语法教程的同时，还能够在线仿真你的 Verilog 模块，将你的输出与正确的时序比较，可以说真的是很棒了。

Wire - HDLBitshdlbits.01xz.net

首先送上传送门。

作者今天被安利了一个很棒的 Verilog 学习网站：HDLBits 。然后发现知乎上还没有与 HDLBits 相关的话题，便写下这篇文章向大家推荐。

Verilog 基础教程

HDLBits 有一系列的 Verilog 基础知识，从最简单的 wire 的概念开始，包括了 Verilog 的基础语法，由逻辑门与触发器组成的电路，组合时序电路的概念，模块层级概念，testbench 的编写等等。

完整地对 Verilog 的语法进行整理就已经很棒了，我一直没有发现这样系统整理 Verilog 语法的中文网站，比如像菜鸟教程这样的网站，提供了大量软件语言的语法学习与备忘查询，大多数语言还支持在线编译执行。

Verilog 在线仿真

HDLBits 还提供了类似上图中，在线执行 c 语言代码的功能，可以在线对 Verilog 代码进行仿真，观察输出的时序。

比如在 Wire 的教程中，就需要你实现一个模块，实现 wire 连线的功能。

假如非常睿智，写错成 assign out = ~ in; 那么提交之后，网站会指出你的时序同正确时序的差异：

每个知识条目下，基本都有相应的练习，比如这个计数器。

如果你突然发现自己有点不确定怎么实现这个计数器了，那赶紧上 HDLBits 操练下吧。

Wire - HDLBitshdlbits.01xz.net

另外，简单注册之后，你的程序和进度就可以保存了。

作者也是刚刚接触这个网站，如果这个网站足够有趣的话，似乎又可以开始一个系列文章来一起探索一下 HDLBits

原文作者：ljgibbs

原文地址：https://zhuanlan.zhihu.com/p/56646479

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