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RSS订阅原创 需搞清楚Buck的导通模式、工作模式、控制模式（二）
如上图所示：电压模迟滞控制也是通过检测输出电压作为反馈信号，但是与电压模 控制不同的是，电压模迟滞控制是将反馈信号送入迟滞比较器中，将反馈电压信号限制在迟滞窗口的上下边界，当反馈电压信号高于迟滞窗口上边界时，占空比信号为 1，电感进入充电状态，当反馈电压信号低于迟滞窗口的下边界时，占空比信号为 0，电感进入放电状态，依此逐周期循环往复，达到稳定输出电压的目的。电压环与电压模控制的类似，与电压模不同的是，电流模控制相当于在电压模基础上进行了改进，增加了电流内环控制环路。
2025-07-19 09:32:32
598
原创 需搞清楚Buck的导通模式、工作模式、控制模式（一）
优势：输出纹波小，噪声低（固定频率工作），重负载时效率高（>80%）局限：轻载时开关损耗大，效率显著下降。局限：输出纹波大，EMI干扰强（频谱分散），无电流限流能力。波形特征：非休眠期频率固定，休眠期无开关动作，电感电流断续（DCM模式），优势：轻载效率接近PFM，且频率可控（避免音频噪声）。这样电感电流连续，属于CCM模式，但这是强迫的，所以被定义为FCCM模式。每个周期内电流完全复位，存在零电流间隔。电感电流在开关周期结束时恰好降至0A，控制器立即重启新周期（零电流触发开关）。
2025-07-18 08:13:42
636
原创 Buck在稳态下电感和电容的充放电过程
3）直到t2时刻，开关管关断，电感电流到最大ILmax＞Iout，输出电容继续充电，电压上升，t2时刻后到t3之前，电感电流开始下降，在IL＞Iout的时候，输出电容还是在充电。4）一直到t3时刻，IL=Iout，电感电流完全给负载提供电流，没有多余的电流来给电容充电，电容不充电电压达到最大值，t3时刻后电感电流IL＜Iout，电容开始放电。在整个的充电过程中，电容的充电电压由最小电压充到最大电压，最小电压到最大电压的压差为△V，△V=Vomax-Vomin 这里的△V就是电容充放电引起的纹波电压。
2025-07-17 08:51:38
401
原创 COT Buck和普通Buck的区别
传统的电流模控制的调制原理，由时钟脉冲信号 clk 的上升沿触发开始一个新的开关周期，d 由低变高，主开关闭合，流过它的电流和电感电流相等，并以固定斜率逐渐增大，直至 iL *Ri 与斜坡补偿信号 se 的和等于控制信号 vc；此时，比较器的输出电平由低变高，导通时间产生器被触发，其输出 d 由低变高，并产生一个固定的导通时间 Ton；然后 PWM 比较器的输出由低变高，导通时间产生器被触发，主开关闭合，电感电流逐渐增大，直到导通时间产生器计满固定的时间 Ton，d 变为低电平，主开关断开，周期结束。
2025-07-16 09:00:38
552
原创 Buck的基本工作原理
介于开关和输出之间的电感 L和电容 C 构成一个低通滤波器，它滤除 vs (t) 在开关频率及其谐波处的分量，将直流分量传输至输出端，从而获得直流输出电压 vo (t) ，为负载 RL 提供电流。t=DTs 时，开关状态切换为 Q 关断、ZD导通，即第二时间区域 D’Ts 内，电感电流以-V0/L给出的固定斜率逐渐减小；上图为DCM 模式稳定状态时电感电流的工作波形，开关周期初始，电感电流从零开始以固定斜率逐渐增大，直至t=D1Ts 时，电感电流等于峰值电流 ipeak；上图为CCM工作时电感电压的波形。
2025-07-15 09:04:16
328
原创 Buck 电路的本质
这样电感上的电流没有突变，di/dt的值较小。通过功率管的充放电，在两个功率管的中间，也就是平常说的SW点，形成周期性的方波信号，再经过电感和电容形成的二阶低通滤波器，LC组成的二阶滤波器的穿越频率远小于开关频率，所以LC将周期性的方波信号转换为直流信号，这就是buck转换器稳压的本质。这样的12V转5V，很大的功耗都消耗到了R1上面，非常浪费，效率太低，另外如果RL发生变化，R1不变的情况下，12V转5V的效果就达不到，负载调整率消失。当开关切断的时候，电感电流没有，说明di/dt 的值非常大。
2025-07-14 08:52:51
475
原创 密勒嵌套补偿
这种结构的缺点是gm3要做的很大，所以要消耗很大的功耗。但是两个运放的增益比较小，如果需要更高的增益，则需要三级运放或者四级运放，这样它的极点变成3个或4个，那么单位增益带宽处，相移超过180度，系统满足振荡原理，就会振荡。消耗功耗去满足系统稳定是不划算的，可以采用密勒电容补偿，密勒电容补偿的作用是让两极点分离，三级及以上可以采用密勒嵌套补偿，它的作用是让多个极点分离。这里也可以只用一个前馈跨导，gmf2可以跟gm3相同，这样大小相等，方向相同，产生左边零点，这样可以抵消一个极点，使满足相位裕度。
2025-07-13 09:12:32
666
原创 LDO 稳定补偿的手段
而对于 p1 极点来说，为了将其推到较高频率处，可以在误差放大器和调整管之间增加一个缓冲级，使第一级看不到功率管大的寄生电容，对缓冲级的要求是具有较小的输入电容、较大的输入电阻和较小的输出电阻，源极（射极）跟随器正好能够满足这些要求，因此源极（射极）跟随器常常被用作缓冲级，加在误差放大器和调整管之间。我们可以把fp2作为主极点，这样尽量要让fp1尽量远离原点，同时让z1去补偿fp1.我们也可以把fp1作为主极点，这样尽量要让fp2尽量远离原点，同时让z1去补偿fp2。
2025-07-12 08:38:48
709
原创 LDO稳定性分析
根据补偿方式和拓扑结构的不同，三个极点之间的相互位置有可能发生变化，但 是 LDO 通常采用较大的输出电容 Cout，以及较大的调整管也会导致较大的 Cpar， 所以 p1、p2 通常位于较低的频率处，而 p3 和 z1 则由于 Resr较小会位于较高的频 率处。不过幸运的是，对于较大的 Cout来说，只要选择合适的 Resr，就可以将左半平面零点 Z1 的频率降低，甚至使 Z1 进入单位增益带宽内，左半平面零点的进入将对相位有所改善，这不仅可以消除振荡的风险，还可以在单位增益频率处得到较好的相位裕度。
2025-07-11 08:52:55
785
原创 LDO 噪声考虑
通常情况下，LDO 的输出电压噪声比其他形式的电源输出噪声要低，因此在低噪声电子系统中，LDO 成为了最理想的电源管理方案。比如在 RF 系统中通常包括低噪声运放（LNA）、锁相环（PLL）、混频器、压控振荡器（VCO）、功率放大器等，有些系统对噪声十分敏感，因此不同的模块常常使用不同的 LDO 专门为其供电。由于带隙基准电路由很多电阻、电容和晶体管组成，所以它所产生的噪声最大，而且带隙基准电压是误差放大器的输入，噪声 电压将被误差放大器放大。同时对于频率越高的噪声，传递到输出端时的噪声电压值越小。
2025-07-10 08:04:11
321
原创 LDO PSRR考虑
到了中等频率范围内，遇到主极点后开环增益开始下降，导致 LDO 的闭环输出阻抗 Zout 开始增大，在单位增益频率附近，闭环输出阻抗的并联作用消失，只剩下rds与 Zo-ol的分压作用，此时。电源抑制比也叫做电源纹波抑制比（power-supply ripple rejection），它用来反映当电源电压中出现不同频率的小信号时，电路对于输出电压的调节能力，也可以看成是 LDO 对不同频率的电源噪声的抑制能力。《在LDO调整率考虑》一文中可以看到，线性调整率就是低频情况下的 PSRR 的倒数。
2025-07-09 08:47:00
305
原创 LDO调整率考虑
当 LDO 的输入电压发生变化时，其输出电压和采样反馈电压也将发生相应变化，误差放大器放大采样反馈电压与基准电压的差值，给调整管提供合适的驱动，使 LDO 输出电压稳定在一个新的电压值。这里先不考虑基准电压随Vin的变化。其中，Ro,pass 是功率开关管的输出阻抗，Ao 是环路的开环增益，β 是分压电阻决定的反馈系数。线性调整率是指输入直流电压变化而引起的输出电压的变化程度，也就是LDO 的低频电源增益，是一个非常重要的直流参数，它反映了输入直流电压变化时 LDO 保持输出电压恒定的能力，用%做单位。
2025-07-08 08:48:17
410
原创 LDO瞬态响应增强
闭环带宽越大，响应时间越短，因此通过提高闭环带宽可以增强 LDO 的瞬态响应速度，不过闭环带宽的提高常常是以消耗更多的功耗为代价的，因此闭环带宽不能无节制的提高。因此增加 LDO 响应时间的更大因素在于内部节点的摆率，而内部节点中摆率最小的地方应该是调整管的驱动级，因为面积庞大的调整管拥有很大的寄生电容，这个电容值可达几百pF，而对于高效率的追求又不愿意使用太大的偏置电流，因此对 LDO 响应速度的改进重点还在提高调整管的瞬时摆率上。这是一个比前面架构还要低的值，因此可以把调整管栅极的极点推向更高的频率。
2025-07-07 08:52:51
492
原创 LDO瞬态响应考虑
负载瞬态响应是非对称的，因为在反馈环中调整管的驱动节点寄生电容较大，驱动调整管的缓冲级常常使用 A 类驱动，能够输出大电流或者吸收大电流，但是不能同时具备两种功能，因此调整管栅极节点的正负摆率是不对称的，所以产生了不同的反应时间，导致 LDO 输出电压的过冲值出现非对称性。负载电流的变化造成了输出电压稳定值的不同，这是由于 LDO 受到了负载调整率的影响，负载调整率与瞬态响应对输出电压的影响应该区分开来，因此在计算瞬态响应的过冲电压时，负载调整率产生的电压变化值要从负载瞬态突变导致的输出电压变化值中减去。
2025-07-06 08:37:52
875
原创 LDO功率管采用P管还是N管
然而，与 P 型相关联的较低压降电压抵消了高阻抗的缺点，因为 VIN仅需要高于 VOUT 的一个Vsat，在最大输出负载电流下。在Layout中，尽量减小寄生电阻，减小压降。采用非常宽的金属层来确保可以通过大电流，普通 CMOS 工艺金属层的最大电流密度通常为 1 μA/μm，因此在通过负载 50 mA 时候，至少需要 50 μm 的金属层。如果要效率高，可选择 P 型功率管，如考虑在输出最大负载电流 50 mA 时候，达到最小压降0.3 V，为了留有裕度，设计成 0.2V 的Vsat。
2025-07-05 08:50:52
721
原创 LDO误差放大器选型
所以误差放大器的增益做的越大越好，但这里有个矛盾，如果增益大，说明输出阻抗大，那么这个输出阻抗跟电路的寄生电容形成极点，这个极点会随着输出阻抗的变大而降低，变的不稳定。经典两级运放是模拟集成电路中十分常用的电路结构，其优点在于增益高、输出摆幅大，但是两级结构将产生两个高阻抗节点，因此将带来两个低频极点，虽然可以在第二级中使用密勒补偿电容实现极点分离，但是对于 LDO 这样的极点系统来说，这仍然会增加其环路的相位补偿难度。误差放大器参数需要考虑：增益、输入失调、带宽、静态电流、输出摆幅、摆率以及输出阻抗等。
2025-07-04 07:41:06
649
原创 LDO输出精度考虑
假如一个 LDO 的线性调整率为0.5%，负载调整率为 1%，当负载电流固定不变，电源电压从 5V 减小到 3V 时，使输出电压被拉低 10mV；而当电源电压固定不变，负载电流从 1mA 增加到 201mA时，使得输出电压下降 2mV，如果线性关系成立，那么当电源电压从 5V 减小到3V，同时负载电流从 1mA 增加到 201mA 时，输出电压将下降 12mV。系统性因素是有极性的，在前面的例子中两种因素的影响结果相叠加，而有时候又会互相抵消，这主要取决于电路的结构和具体的应用情况。
2025-07-03 08:31:31
234
原创 SAR ADC 电容失配_外挂DAC校正（二）
转换最高位时，首先将最高位的校准码进行回补之后，比较器进行比较并输出最高位的数字码，若输出的数字码为1，则在转换其他低位数字码时，此位的校准DAC要保持当前状态，且开关S8 处于闭合状态。如在转化第15位之前，加到比较器正相输入端的校准电压的值要根据第16位的转换结果来确定，若该16 位模数转换器最高位输出为 1，则 其对 应 的校准码要保存下来与第15位的校准码进行累加；在转换低位时，首先需要判断所有高位数字输出码的结果，然后判断是否将对应的校准码进行累加，最后将组合后的校准码用于相应的校准过程。
2025-07-02 08:59:25
879
原创 SAR ADC 电容失配_外挂DAC校正（一）
若主DAC电容阵列经两个开关状态转换之后比较器输出结果为０，则证明实际的电容失配误差，为正误差，然后数字逻辑部分要将校准DAC电容阵列的初始状态设置为 00000000，也就是校准DAC电容阵列的８位电容的下极板都接地，然后数字逻辑控制校准DAC 电容阵列产生的电压值逼近误差电压值，直到比较器输出的结果与之前相反，则此时校准DAC电容阵列所对应的开关状态即为该位电容所对应的误差码。在预充电阶段时，高权位电容阵列的最高位电容和所有低权位电容阵列的下极板均接地，其他高权位电容下极板接参考电压。
2025-07-01 08:23:15
497
原创 SAR ADC 比较器Latch的设计
但是如果前面有pre amp ，增益为AV的化，则latch的等效输入失调电压为Vos/Av。仿真pre+latch的失调电压时，我们将一个固定电平值输入锁存器两个输入端之一，在另一个输入端提供一个斜坡信号，当锁存器翻转时，两个输入和输出的差就是offset，需要仿真MC。现在，开始比较时，只有1个开关动作，引入相对较小的误差，并且该管一端接的还是共模信号，影响不大。若Tlatch超出了规定的时间，则会出现亚稳态。接着，CLK1上升至高电平，M9-M10断开，输入管的Drain端处于高阻点(=VDD)。
2025-06-30 08:39:45
471
原创 SAR ADC PGA的非理想因素
另外，input电阻那边需要加dummy 开关，一般也加在input电阻的右边，靠近共模点的地方。Output电阻,就是《ADC Buffer的相关分析》提到的反馈电阻，对电路的稳定也有影响，负载电容就是DAC的总电容。对于右边来说，K3和K4由于左边是共模点，开关VGS基本没有变化，电阻变化不大，所以右边的THD比左边的会好很多。信号经过PGA，不能使PGA的输出信号的性能小于SAR ADC的规格。还有如果有需要，可以在输出电阻两边并联一个电容，这样形成一个低通滤波器，就是所谓的抗混叠滤波器。
2025-06-29 07:52:41
581
原创 SAR ADC容阻架构设计
如0000表示输入差分信号比-0.875小，需要经过4次比较得到，第一次跟0比，比0小，得到bit3=0.第二次跟-0.5比较，比-0.5小，得到bit2=0，第三次跟-0.75比较，比-0.75小，得到bit1=0，第四次跟-0.875比较，比-0.875小，得到bit0=0.所以bit3/2/1/0=0000.MSB阵列电容是桥接电容的2^ M倍，所以电压是VK的1/(2^M)倍。可以看到（VKP-VKN）/16有0输出，差分输入信号跟0、+/-1/2、+/-1/4、+/-3/4等比较。
2025-06-28 08:30:24
371
原创 SAR ADC 的参考Vref设计
如16bit，2V的Vref，根据量化噪声（LSB^2/12）的公式，可以得到Vref的输出噪声要小于8.8uV（按照一倍算）。从上式可以看出，较大的去耦电容 Cdecap 可减小对缓冲器的时间常数要求，对于单极点运放而言，这个时间常数就是单位增益带宽积，Cdecap越大，所需的时间常数越小，可以用较少的面积和功耗设计运放。参考电压 Vref 对最高位（MSB）电容进行充电，因此 Vref 会出现下降的现象，幅度为 εr，此时 MSB 电容上的电压开始上升，在建立时间内于理想值之间的差值为 εDAC。
2025-06-27 08:17:09
1286
原创 TI SAR ADC
G1 是通道 1 的增益误差，先得到通道 1 的增益误差信息后，再通过乘法操作使其余通道增益与通道 1 相同，以此来消除通道间增益失配。先利用累加求均值的方法求出通道 1 的失调 O1，再以 O1 作为基准，使其余通道的失调值逼近该基准失调，最后对输出进行取整操作，消除通道间的失调失配。其中，M 是交织所采用的通道数，k=1,2,…在上图中，Om 代表第 m 通道的失调误差，Am 代表第 m 通道的增益误差，tm 代表第 m 通道实际采样时刻，即相对于理想采样时刻 mT 而言，包含 rm 的偏移量。
2025-06-26 08:22:54
549
原创 高速SAR ADC 技术简介
利用 2b/cycle 结构，如上图所示，其架构包括4个电容 DAC，其中各有两个是 REF-DAC 和 SIG-DAC，3 个比较器，SAR 控制逻辑单元及译码器。上图架构主要是通过两个比较器交替式工作来消除比较器复位的时间，举例来说，有 A,B 两个比较器，当 A 比较器工作时，B 比较器则进入复位状态，等待下一次比较的到来，当 A 比较器比较完毕后则进入复位状态，B 比较器则切换至比较状态，整体来看，环路延时中不存在比较器复位的时间，因此相比于传统单比较器异步 SAR ADC 而言，速率会有所提升。
2025-06-25 08:37:04
392
原创 高速Pipelined SAR ADC Dual DAC 技术
两个 DAC 具体的操 作过程是：首先在采样阶段，两个 DAC 均作为采样电容进行采样，在转换阶段，Big-DAC 等待逐次逼近操作结束后生成低噪声余量电压，Small-DAC 进行逐次逼近操作，该操作结束后，将生成的数字码统一打到 Big-DAC 电容阵列上，生成余量电压。上图为Small dac的框图，典型的底板采样 SAR ADC ，一般需要在底板处设置共模电压 VCM，但 VCM 增加了底板开关的导通电阻，从而导致更长的 DAC 建立时间，为了加快电容的建立速度，采用了分裂电容阵列。
2025-06-24 08:58:17
506
原创 高速Pipelined SAR ADC
在 Pipeline SAR ADC 中，失调误差包括两级 SAR ADC 中动态比较器输入端的失调误差和余量放大器输入端的失调误差，这两种失调在经过闭环放大器时都会被放大，其中第一级 SAR ADC 和余量放大器的失调误差的叠加量在经过余量放大器时会被放大，给后级 SAR ADC 将要量化的信号带来固定的偏移，从而影响 ADC 整体的线性度。同步时序不容易引起时序崩溃的后果，但会引起不必要的时间上的浪费，而异步时序则相对节省时间，但时序容易崩溃，为了提高时间的利用率以及尽可能的提升采样率。
2025-06-23 08:00:51
1107
原创 2bit cycle 高速SAR ADC
其量化过程采用逐次逼近逻辑，而每个时钟周期内的量化过程类似于2bit flash ADC，相当于在传统 SAR ADC 的基础上内嵌一个2bit flash ADC，每个比较周期输出2bit 数据去控制电容阵列翻转。另外，由于是2bit输出，所以需要有三个比较器，比较器的offset，还有M-DAC和AUX-DAC的电容匹配会带来额外的问题。Vref）比较，输出结果决定第三四位的量化结果，同时将比较结果送给M-DAC的相应的电容开关，电容阵列进行建立，以此类推，直到转换结束。
2025-06-22 08:51:33
634
原创 SAR ADC分段电容补偿及其非理想因素
如果Ca=Cu，则CLt=(2^L -1)*Cu，由于LSB的总电容就是(2^L -1)带上寄生电容Cp1、Cp2、Cp3 重新计算dV01，dV02，可以认为Cd1’=Cd1+Cpap，Ca’=Ca+Cp3，CLt’=CLt+Cp2,带入《分段电容结构分析》这张图的公式，重新可以得到dV01，dV02的表达式。可以这样理解，LSB位数降低，相当于权重降低，所以说可以降低非线性。(2^L -1)*Cu，由于LSB的总电容就是(2^ L-1)*Cu，所以补偿电容容值为(2^L-1)*Cu。
2025-06-21 08:34:05
548
原创 SAR ADC LSB Repeat 技术
如果高位没有判决错误，等最低位判决结束后，就剩下残余电压，这些残余电压里夹杂着噪声，这些噪声呈现高斯分布，则这些噪声的平均值为0，那经过多次比较后，相当于输出的码值平均值趋于0，那么就可以提升起到降噪声提升ADC性能的效果。同样的噪声水平下，根据上图的仿真结果可以选择不同的repeat 权重和repeat次数。采样时有采样噪声KT/C.转换阶段有比较器的噪声，Vref的噪声，开关的噪声等，这些噪声如果比较大，会影响比较器的判决结果。如果我们想降低比较器的噪声，需要牺牲很大的面积和功耗。
2025-06-20 08:51:08
862
原创 SAR ADC CDAC中的电容
这样制造电容阵列的成本就会提高，而且电容充放电的时间就会加长，从而会在一定程度上限制模数转换器整体的速度。根据高斯分布理论，落入正负三个标准差的范围内的概率为99.7%，所以这里要乘以3.可以计算得到要实现16bit下，DNL小于1/2LSB,需要单位电容匹配精度要达到0.004%，这是一个很高的要求，一般很难达到，需要做电容的calibration。假设单位电容的大小值的不匹配特性符合正态分布，且其它高位的电容为单位电容的整数倍集合。电容不匹配是不可预知的，这种不匹配会破坏相邻电容的二进制关系。
2025-06-19 08:59:43
277
原创 ADC采样非理想因素（三）
M12 此时的作用是对 M13 进行保护，因为当 C3 的正极板连接至 M0 的栅极后，Vboost 电压可能超过 VDD，最高可以达到 2VDD，而此时 M13 的栅极接低电平，如无 M12 的保护，则 M13 的栅氧化层很可能因为过高的栅源电压而被击穿。M11 的作用是在充电电容 C3 工作前，将 M0 的栅极预充电至 VDD-Vth，使 M0 的导通更为迅速，同时减小了电荷注入效应，降低了所需的 C3 电容值。在采样阶段，开关PH1断开，PH2闭合，C的上级板接到采样开关的栅极，下极板接到输入信号。
2025-06-18 08:40:03
488
原创 ADC采样非理想因素（二）
采样噪声来源于SAR ADC中采样开关的导通电阻的热噪声，采样开关的等效模型可以由一个无噪声的理想电阻R和一个均方误差为Vn^ 2的噪声电压源来表示。在实际的开关电容采样电路中，采样电容限制了电阻热噪声的带宽。在顶板采样中，虽然不可避免的产生沟道注入电荷和时钟馈通，但通过差分处理，也可以减缓此类误差，但是不能消除，因为Vinp不等于Vinn。ADC 采样开关有几种非理想采样因素：1）采样的有限带宽 2）采样的时候时钟会有抖动3）开关会有沟道注入和时钟馈通。这里讲一下采样噪声对采样性能的影响。
2025-06-17 08:25:29
486
原创 ADC采样非理想因素（一）
ADC转换，首先需要把信号采样下来，当采样后的输出信号必须要满足一定的精度，如ADC要达到12bit，那采样后的信号精度必须达到12bit以上，如果达不到，后面是理想的12bit ADC，整体性能也达不到12bit。现在是连续的正弦波，可以直觉的感觉到，只要正弦波频率越低，则同样的采样误差，需要的N 的值越小。因为采样电路的带宽不是无限大的，是有一定带宽的，采样电路像一个低通滤波器。所以对于高频连续时间信号，对建立时间的要求更高，如对于10bit的建立精度，fin=fs/2时，建立误差大约~2%。
2025-06-16 08:15:37
616
原创 SAR ADC的量化误差
理想ADC对信号进行数字化时，最大误差为±1/2LSB，如下图的一个理想N位ADC，对于任何横跨数个LSB的交流信号，其量化误差可以通过一个峰峰值幅度为q (一个LSB的权重)的非相关锯齿波形来近似计算。上图显示了一个理想12位ADC的FFT输出。在某些条件下，当采样时钟和信号通过谐波相关时，量化噪声将与输入信号相关，能量集中在信号的谐波中，但均方根值仍然约为q/√12。然而，在频谱分析应用中(或者使用频谱纯净的正弦波作为输入对ADC执行FFT)，量化噪声与信号的相关度取决于采样频率与输入信号的比值。
2025-06-15 08:47:54
945
原创 Gain boost 辅助运放的设计
但为了整个放大器有单极点建立特性，特别是消除由于辅助放大器引入的零极点对问题，辅助放大器的单位增益频率必须大于主放大器原来的-3dB频率，当整个放大器处于闭环系统时，一般要求满足以下关系：β*W2<W1<W3.W2为主运放原来的单位增益带宽频率，W3为主运放的第二个极点频率，β为整个闭环系统的反馈因子。Gain boost的主要原理是辅助放大器和共源共栅管形成负反馈，因而输入管的漏端电压总是稳定在Vb，这就大大减小了输出节点电压对输入管漏端节点电压的影响。后来减小了共模反馈的电容，使运放的Gain 增加。
2025-06-14 08:40:51
341
原创 晶振电路设计（三）
谐振的时候，VOUT与VIN的比值，只有实部，没有虚部，分子和分母的虚部可以约掉。低于25.33M和高于25.36M，系统呈现容性，整个系统除放大器反馈180度外，电容特性额外增加90度，总共相移270度，在25.33M和25.36M之间，系统呈现感性，整个系统除放大器反馈180度外，电感特性额外增加270度，总共相移180+270-360=90度，这两者均不会引起振荡。晶振可以认为是电感，晶振和C1和C2形成谐振回路，相移180度，同时放大器也相移180度，所以总的相移360度，形成满足相位的起振条件。
2025-06-13 08:39:51
927
原创 晶振电路设计（二）
关于 C1 和 C2 的取值，从功耗的角度，C1 和 C2 应当取小一点，因为这样 MOS 管的工作电流可以比较小，但从频率稳定性和电路抗干扰特性来说，C1 和 C2 的取值不能太小。可以看到随着 gm 增加，根轨迹会先进入右半平面，则电路会起振，但随着 gm 继续增大，根轨迹又会重新进入左半平面，系统会达到稳定，电路不能起振。从上图中可以看出，当频率为晶体谐振频率 15.9 MHz 时，相移达到了 180° 这个关键点，增益的绝对值大于0dB， 满足了巴克豪森准则，电路能够完全起振。
2025-06-12 08:17:45
914
原创 晶振电路设计（一）
图 (a)所示为石英晶体电学符号，图(b)为石英晶体的阻抗等效电路模型，为封装电容C12、杂散电容 C10、C20 与多个串联谐振臂 Rm(i)-Cm(i)-Lm(i)并联组成，其中 i 代表的是石英晶体的第 i 阶奇次波状态。动态电阻 R(i)表示振动时的能 量损耗，通常情况下此电阻阻值在基频时最小，三次泛音其次，泛音次数越高其阻值 越大。把谐振频率点放大得到上图，在fs–fp之间的频率处，晶振呈现电感特性，所以利用放大器和电容，跟晶振配合，在fs~fp的某个频率处，满足振荡条件，然后就可以形成振荡。
2025-06-11 08:41:34
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原创 电流舵DAC设计（四）
利用交叉点可控的时钟来控制DAC开关管的交叉点，减小开关的输出毛刺，还可以减缓开关切换的SR和减小摆幅，提高DAC的整体性能。虽然经过多年的积累与创新，DEM 译码电路的结构经历了众多变迁，但从根本来讲，对全部单位电流源的输入开关控制信号进行随机译码的这一核心思想并没有改变。通过对单位电流源的输入控制信号进行随机化可以在保证正确输出的前提下将各个单位电流源间的失配平均化，进而转换为与输入信号无关的伪随机噪声，而不是非线性失真，提高 DAC 的 SFDR 和 IMD。即使要压，也要压的匹配，使应力保持一致。
2025-06-10 08:30:39
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空空如也
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