数字后端RC corner 对timing的影响

已于 2025-03-17 10:39:55 修改
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文章标签： 硬件工程
于 2024-03-10 00:03:24 首次发布
原文链接：https://blog.csdn.net/sinat_29862967/article/details/131825263?spm=1001.2014.3001.5502
这篇文章深入解读了RCBest在CSDN博客中关于IC后端开发的见解，提供了技术细节和实践案例，是IT专业人士不容错过的资源。

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IC 后端 corner 介绍_rcbest对应ff-CSDN博客

运行“report_timing”或“report_timing_summary”命令后，会注意到 WNS、TNS、WHS 和 THS。
WNS 代表最差负时序裕量 (Worst Negative Slack)
TNS 代表总的负时序裕量 (Total Negative Slack)，也就是负时序裕量路径之和。
WHS 代表最差保持时序裕量 (Worst Hold Slack)
THS 代表总的保持时序裕量 (Total Hold Slack)，也就是负保持时序裕量路径之和

NVP = Number of Violating Paths

为什么先进工艺需要check那么多corner？
芯冰乐
09-12 1519
那么hold slack = launch clock path delay + data path delay - capture_clock_path_delay = -capture_clock_path_delay，也就是说，capture clock path delay越大，hold越难满足。而且，我们在设计的时候，一般clock频率都会过约，所以是有较大的margin的。有的foundry还会对rc的取值范围进行了约束，如cworst_T，采用的是1.5 sigma的取值范围。
STA之RC Corner再论
diedai7174的博客
08-28 2419
Q：RC-Corner跟PVT怎么组合？ A：通常的组合： Q：通常说的ttcorner指的是啥？ A：@孟时光ttcorner是指管子在tt+RCtyp吧。 Typesof corners When working in the schematic domain, weusually only work withfrontend of line(F...
RC Corner
网始如芯个人博客
02-07 1314
RC Corner
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今天我们要介绍的时序分析概念是RC corner。我们知道PVT环境会影响standard cell的delay。那不同的RC corner也类似不同的process一样...
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IC 后端 corner 介绍
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07-20 7534
在数字IC后端，有对晶体管的偏差建模的PVT corner，以及对互连线偏差建模的RC corner。芯片的延迟一般受到三个因素的影响：工艺（Process）、电压（Voltage）、温度（Temperature）。合起来称为PVT参数。在实际生产中，实际使用中，都会对这三个因素产生影响，从而影响晶体管性能，继而影响影响芯片性能。
浅聊数字后端中的 transition和uncertainty对于timing的影响。
weixin_51185045的博客
05-30 2614
transion指的是 时钟在高低电平状态下切换所需要的延迟。例如图片中图二的Ttran那一段。T2指的是 从起点到第二个触发器CK pin这段tree的延迟。uncertainty越大，slack越小，约束越严。transition越小，slack越小，约束越严。T1指的是 从起点到第一个触发器CK pin的延迟。Tdelay指的是 纯组合逻辑的那一段延迟。以上内容，均为个人理解，如有错误还请指正。例如图片中图二的Tuncer那一段。Tck→Q指的是 器件的延迟。
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01-08 3420
在早期工艺，一般cell的R值都远大于net的R值，与C相乘的时候net的R就可以忽略不计，所以对于一条net来讲，它的C是我们要重点关注的，可以说这时候电容占主导地位。而后，随着工艺的进步，cell的R值不再“远大于”net的R值，尤其对比较长的net，它的电阻已经到了不可忽略的地步，因此再单单选用C的极大极小来代表net delay的极大极小变得不再那么可取，所以我们要综合考虑net的RC情况。此时，电阻率是线宽跟线间距的函数。所以一般来说，net的电容越小，电阻越小，这段net的delay就越小。
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