Mulun_Zhu-CSDN博客

原创 xilinx ZYNQ 7000 series 7020的默认电平，上电电平，烧录电平

本文分析了米联客7020开发板上电、烧录和程序启动过程中的电平变化特性。在JTAG和FLASH两种启动模式下，①②阶段均为浮空状态，③阶段根据程序设定变化。特别发现FLASH模式下PS/PL烧录间期会出现意外的程序运行现象。建议通过外置下拉电阻来确保上电和烧录时保持低电平。研究结果对开发板电平控制具有指导意义，尤其关注了烧录过程中的异常运行情况。

2025-07-28 17:29:30 88

原创 FIFO使用empty还是rd_data_count来控制读写读空

文章摘要：在FPGA设计中，当FIFO的tvalid信号直接连接rd_en时，采用tvalid=(rd_data_count>0)的判断方式会导致最后一个数据无法读出且empty信号持续为低。仿真结果表明，使用tvalid=~empty的方式能够确保FIFO中所有数据被完整读出，并在数据读空后正确拉高empty信号。这种连接方式更可靠地实现了FIFO数据的完整传输。（99字）

2025-07-18 17:48:07 205

原创 python图像散点排序-相机标定2

第四步：总共15行的点，每个点必然属于其中一行。对比旧的方法（仿射矩阵），新方法的稳定性有所提升。打个比方来说：仿射矩阵的虽然一步到位，但成功率90%，这个方法要。图1 标定板（蓝色折线图表示圆心的顺序，黑色部分圈出顺序有误的地方，1，2，3，4表示边缘的四条直线，红色所示）新方法的总体思路是直线拟合，通过点到直线的距离判断点的位置。第三步：设置点到直线距离的计算函数，返回值为距离。第一步：找到标定板四个角落的点，该方法不变。，但每一步成功率都99%，0.99^3 =第二步：确认上图所示红色四条边。

2025-01-16 16:14:43 169

原创 python图像散点排序-相机标定

https://www.jianshu.com/p/c2d0c743dc5d 矩阵最小二乘法求解仿射变换矩阵。识别到的圆心在列表中按顺序进行连线。仔细观察圆点的第五行，识别到的圆心顺序不规律。图像中拟合，识别到的轮廓是一个无序状态，如何让这些轮廓变得有序。第三步：将圆心的UV坐标带入，计算得到真实的圆心index。第一步：找到所有点的四个角落。图像中的散点排序-python。解决原理:仿射变换矩阵,详参。得到规律稳定的圆心排序。第二步：计算R&T。

2025-01-14 10:42:24 140

原创 xilinx vivado 乘法器 multiplier v12 资源占用对比

本文控制变量测试乘法器不同选项的资源占用。结论：不使用DSP的情况下，最好按optimum pipeline stages来设置延迟，可以大大降低CLB资源使用；结论：使用DSP创建multipier的情况下，不同的delay对clb资源占用都很小。下图使用DSP 并且delay。

2024-12-10 20:12:23 326

原创 xilinx vivado 除法器 divider generator v5.1 资源占用对比

总结：控制其他变量，只改变延迟的情况下，延迟大的除法器用了更多的资源。被除数dividend signed 64位。商 data_out signed 64位。除数divisor signed 32位。小数部分F signed 8位。

2024-12-10 16:48:26 633

原创 VIVADO & VITIS 报错记录

问题详情：使用BD用DMA上传少量数据，根据ILA监测到的AXI总线数据正常，VALID信号和READY信号都正常，但是在PS端的cache缓冲区示数为0，打印为0。可能是因为print和printf混用导致。解决方案：修改缓冲区的对齐参数。

2024-07-19 09:51:11 548

原创常见LCD显示异常

1. 行扫描 2. 周期太长 3. 行扫描周期太短 4. 窗口位置错误（上下左右） 5. 行同步异常 6. 场同步异常 7. 采样率太高 8. 采样率太低 9. 时序问题

2023-09-14 11:11:40 347 1

原创 FIFO缓存 ov5640录像 LCD显示常见的LCD显示异常

目的：练手异步FIFO，节省存储资源，降低图像传输延迟（相对于ddr以帧为单位的缓存方式）5个步骤LCD显示模块ov5640单目摄像头模块异步FIFO顶层模块验证LCD显示模块LCD是正点原子ATK-7084型号，分辨率800*480，行扫描1056像素，场扫描525像素。ov5640录像模块。

2023-08-28 16:27:08 1213 2

原创 ILA对时钟采样出现的问题

比如用50MHz的时钟sys_clk采样48MHz的时钟cam_clk，cam_clk看起来会是2MHz。尽量让ILA采样同一个时钟的产物，不然会导致一些异常现象。

2023-08-23 14:15:46 1529 1

原创 ILA监测双时钟时序采样异常

当ILA输入时钟是FIFO写入时钟cmos_clk（72MHz)，而监测的FIFO读出时钟是lcd_clk（50Hz），则可能导致竞争冒险，比如rd_data_count[9:0]是根据读出时钟上升沿变化，却在写入时钟上升沿被ILA读取。实际0fe->0ff->181->100->101。观察ILA输出波形，低第一位和高第三位来不及拉低。按理0fe->0ff->100->101。场景：使用ILA监测双时钟FIFO。

2023-08-22 14:56:10 694 5

原创【VIVADO】[DRC REQP-1582] iobuf_io_loaded: IOBUF ...... inst pin IO drives one or more invalid loads.

报错引脚负载

2023-08-17 11:45:03 3880 1

原创 vue实时渲染无效

项目场景：vue无法实时渲染，渲染滞后问题描述vue在处理通过索引赋值的变量会无法实时渲染items[key] = false解决方案：提示：利用深度拷贝新建一个 newItems 对象，深度拷贝 items到 newItems 中，对 newItems 进行赋值处理（可以使用索引），再将 newItems 赋值回 items 。// 深度拷贝方法deepCopy (obj)=>{ vara = JSON.stringify(obj) var newobj = JS

2022-03-20 23:32:46 725

原创去除长段文本中最后一个换行符

Python去除长段文本中最后一个换行符只去除文本末尾换行符去除长段文本中最后一个换行符)只去除文本末尾换行符info = "1234567890\n一段代码\ndaima\n"info = str(info)[::-1].replace("\n","",1)[::-1]# result_info="1234567890\n一段代码\ndaima"...

2020-10-12 12:46:56 1112