Verilog快速入门（1）—— 四选一多路器

已于 2023-02-22 17:12:41 修改
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分类专栏： Verilog刷题整理（牛客网） 文章标签： fpga开发
于 2023-02-19 16:33:28 首次发布
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本文链接：https://blog.csdn.net/weixin_62355917/article/details/129111736
本文介绍了Verilog的基础知识，包括四选一多路器的设计，异步复位的T触发器，奇偶校验，移位运算和乘法等基本逻辑操作。此外，还涵盖了如何使用子模块实现三输入数的比较，构建4位数值比较器和超前进位加法器，以及设计优先编码器和键盘编码电路。同时，文章讲解了如何利用3-8译码器实现全减器和逻辑函数，以及状态机和ROM的简单实现，最后讨论了边沿检测的概念。

Verilog快速入门

(1) 四选一多路器
(2)异步复位的串联T触发器
(3)奇偶校验
(4)移位运算与乘法
(5)位拆分与运算
(6)使用子模块实现三输入数的大小比较
(7)4位数值比较器电路
(8)4bit超前进位加法器电路
(9)优先编码器电路①
(10)用优先编码器①实现键盘编码电路
(11)8线-3线优先编码器
(12)使用8线-3线优先编码器实现16线-4线优先编码器
(13)用3-8译码器实现全减器
(14)使用3-8译码器①实现逻辑函数
(15)数据选择器实现逻辑函数
(16)状态机
(17)ROM的简单实现
(18)边沿检测

四选一多路器

一、题目描述

题目来源：牛客网Verilog篇
题目描述

二、代码

`timescale 1ns/1ns
module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output[1:0]mux_out
);
//*************code***********//
reg [1:0] mux_out_temp; 
always @(*)begin
    case (sel)
        2'b11: mux_out_temp = d0;  
        2'b10: mux_out_temp = d1;                                                                  
        2'b01: mux_out_temp = d2;
        2'b00: mux_out_temp = d3;
        default:mux_out_temp = d3;
    endcase
end
assign mux_out = mux_out_temp;
//*************code***********//
endmodule
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