一个牛人的Systemverilog总结.pdf

Systemverilog是一种高级的硬件描述语言，广泛应用于集成电路验证领域。以下是对该牛人总结的知识点的详细解析： 1. **合并数组与非合并数组**： - **合并数组**：这种类型的数组在内存中是连续存储的，没有空闲的空间。例如，一个32bit的寄存器可以看作4个8bit的数据或一个32bit的数据。声明合并数组时，大小需在变量名前指定，如`Bit[3:0] [7:0] bytes;`。 - **非合并数组**：通常在仿真器中，非合并数组的元素会被放在32bit的字边界上，高位未使用的部分会被忽略。例如，`Bit[7:0] bytes;`。非合并数组适合处理字或字节的操作。 2. **动态数组**： - 动态数组在声明时为空，使用`new[]`分配空间，例如`Int dyn[]; Dyn = new[5];`。这允许在运行时根据需要动态调整数组大小。 3. **Modport**： - Modport是Systemverilog中的一种机制，它允许在接口中对信号进行分组并指定方向，方便模块间连接。例如，`Modport test (clocking cb, Output rst);`定义了一个测试用例的模端口，其中`cb`是时钟块，`rst`是输出。 4. **时钟块**： - 时钟块定义了时钟信号的行为，简化了测试平台的编写。在`clocking`块中指定信号的方向，如`Clocking cb @(posedge clk); Output request; Input grant;`。 5. **接口中的双向信号**： - 接口中可以有双向信号，但在某些设计中可能只需要单向连接，如`master_if`接口。 6. **约束**： - **约束块**内的表达式不能赋值，只能包含表达式。 - **dist权重分布**允许为随机化变量分配不同的权重，可以使用`:=`或`:/`。 - **Inside**约束用于在特定集合中均匀选择随机值。 - **条件约束**使用`->`和`if-else->`创建类似`case`语句的效果。 - **双向约束**控制多个约束的开启和关闭。 - **内嵌约束**允许在类的`randomize()`函数中增加额外的约束。 - **预随机化和后随机化函数**如`pre_randomize()`和`post_randomize()`可以在随机化前后执行特定操作，如设置限制或计算误差。 7. **约束技巧**： - 在约束中可以使用变量来增加灵活性。 - 使用`rand_mode`将某些变量设为非随机，以生成特定的激励向量。 这些知识点构成了Systemverilog编程的基础，对于理解和编写高效的验证环境至关重要。通过深入理解和熟练运用这些概念，可以提升验证的效率和质量，进而加速硬件设计的验证过程。