基于FPGA的串口收发功能：实现PC电脑与FPGA的自定义控制命令参数控制及实时下
发回显
最近在调试一个FPGA项目时需要频繁修改算法参数，每次烧录bit流实在麻烦，索性自己搓了个带
交互的串口协议。这个方案支持电脑端通过串口实时修改FPGA内部参数，还能自动回传确认数据，实测在1
15200波特率下响应时间不到1ms。
先说协议设计。咱们用自定义帧结构保证数据传输可靠性：
- 帧头0xAA（1字节）
- 地址码（1字节，对应不同参数）
- 数据长度（1字节）
- 参数数据（N字节）
- 校验和（1字节，异或校验）
比如要设置第3号参数为0x1234，完整数据帧就是：
AA 03 02 12 34 E5（末位校验码）
Verilog实现的关键在于状态机控制。接收部分用了个五段式状态机：
```verilog
always @(posedge clk) begin
case(rx_state)
IDLE:
if(uart_rx_data == 8'hAA) begin
rx_state <= ADDR;
checksum <= 8'hAA; //初始化校验
end
ADDR:
begin
param_addr <= uart_rx_data;
checksum <= checksum ^ uart_rx_data;
rx_state <= DATA_LEN;
end
//...其他状态类似
