ep4ce6eFPGA设计的vga屏幕自检实验Verilog源码Quartus18.0工程文件+文档说明.rar

ep4ce6eFPGA设计的vga屏幕自检实验Verilog源码Quartus18.0工程文件+文档说明 module vga_driver( vga_clk, //系统输入时钟25MHZ disp_dato, //VGA数据输出 hsync, //VGA行同步信号 vsync //VGA场同步信号 ); //----------------模块输入端口---------------- input vga_clk; //系统输入时钟25MHZ //----------------模块输出端口---------------- output [7:0]disp_dato; //VGA数据输出 output hsync; //VGA行同步信号 output vsync; //VGA场同步信号 //----------------内部寄存器定义---------------- reg [9:0] hcount_r; //VGA