时钟不确定性对FPGA高速设计限制的实测对比.pdf

随着FPGA内部同步电路运行时钟频率的提高，时钟不确定性将成为制约设计时序性能的显著因素。《基于Xilinx CMT设计低抖动的高性能时钟》一文聚焦于如何实现低抖动的FPGA片内高速时钟，本文将从实测的角度来观察这一限制。 在FPGA设计中，时钟不确定性是决定设计性能的关键因素，尤其在高速设计中更为显著。随着FPGA内部同步电路的时钟频率提升，时钟不确定性成为制约设计时序性能的重要瓶颈。这篇文档以实测数据为基础，探讨了时钟不确定性对基于Xilinx Spartan-6 FPGA高速设计的影响。 案例工程是一个基于XC6SLX150-2FGG484 FPGA的20通道高速RS232/422/485仿真测试模块，设计中采用uart_phy单元，每个BANK包含5个通道并共享高速片内时钟PhyClk[3:0]，设计目标是实现至少240MHz的时钟频率，以支持20Mbps的RS422/485通信。高速电路部分约占整个设计的25%，涉及到大量的触发器和查找表资源。 为了分析时钟不确定性的影响，测试采用了ISE14.7软件，并针对Spartan-6 FPGA的-2和-3速度等级进行了实验。在设计中，时钟生成方案包括单独使用DCM_SP、DCM_CLKGEN以及DCM_CLKGEN结合PLL_BASE。不同方案的离散抖动(DJ)差异明显，从而导致合成时钟的不确定性也有显著区别。 测试方法中，使用了Placer Cost Table属性参数，该参数影响布局布线的质量。根据Xilinx的建议，通过10次以上的Placer Cost Table扫描来评估设计的时序质量。测试主要关注了以下几个方面： 1. 不同时钟方案下，设计的时序达标情况，即静态时序报告中的Timing Score为0，表明设计完全满足时序要求。 2. 在Spartan-6 FPGA -2速度等级器件上，uart_phy电路单元的速度极限。 3. 在Spartan-6 FPGA -3速度等级器件上，uart_phy电路单元的速度极限。 4. 比较-3和-2速度等级，可以提升的设计性能。 测试结果显示，在不同方案和速度等级下，设计的时钟抖动、不确定性以及达标数量有明显变化。例如，在-3速度等级下，设计可以达到更高的工作频率，但随着频率降低，时序达标数量逐渐减少。这表明时钟不确定性对设计性能的影响随着时钟频率的降低而加剧。 总结来说，时钟不确定性是FPGA高速设计中不容忽视的问题。选择合适的时钟生成方案，优化时钟路径，以及考虑FPGA器件的速度等级，都是确保设计时序性能的关键。通过实测数据，设计者可以更好地理解和评估不同参数设置对设计性能的影响，从而做出最佳决策。