synplify,ISE,ModelSim后仿真流程

"synplify,ISE,ModelSim后仿真流程" 本文将对synplify,ISE,ModelSim后仿真流程进行详细的介绍和说明，从synplify,ISE,ModelSim的基本概念到后仿真流程的详细步骤，并对每个步骤进行详细的解释。 需要了解的是synplify,ISE,ModelSim三个软件的基本概念。synplify是一个高级的FPGAEDA工具，ISE是Xilinx公司的一款FPGA开发环境，而ModelSim是一个通用的仿真工具。 在开始后仿真流程之前，需要安装好三个软件，并确保它们可以正常工作。本文将使用Verilog作为设计语言，但VHDL的方法也相似。 第一步：为ModelSim生成三个库。这些库是Simprim_ver、Unisim_ver和Xilinxcorelib_ver。Simprim_ver用于布局布线后的仿真，Unisim_ver用于综合后的仿真，而Xilinxcorelib_ver用于核心生成的核。 第二步：在ModelSim环境下，新建一个工程，并新建三个库。具体的命令如下： vlog -work simprim_ver d:/Xilinx/verilog/src/simprims/*.v vlog -work unisim_ver d:/Xilinx/verilog/src/unisims/*.v vlog -work xilinxcorelib_ver d:/Xilinx/verilog/src/XilinxCoreLib/*.v 第三步：编译库。具体的命令如下： vlog -work simprim_ver d:/Xilinx/verilog/src/simprims/*.v vlog -work unisim_ver d:/Xilinx/verilog/src/unisims/*.v vlog -work xilinxcorelib_ver d:/Xilinx/verilog/src/XilinxCoreLib/*.v 第四步：如果需要编译VHDL库，需要建立三个库，分别是simprim、unisim和xilinxcorelib。具体的命令如下： vcom –work simprim d:Xilinx/VHDL/src/simprims/simprim_Vcomponents.vhd vcom –work simprim d:Xilinx/VHDL/src/simprims/simprim_Vpackage.vhd vcom –work simprim d:Xilinx/VHDL/src/simprims/simprim_VITAL.vhd vcom –work unisim d:Xilinx/VHDL/src/unisims/unisim_VCOMP.vhd vcom –work unisim d:Xilinx/VHDL/src/unisims/unisim_VPKG.vhd vcom –work unisim d:Xilinx/VHDL/src/unisims/unisim_VITAL.vhd vcom –work unisim d:Xilinx/VHDL/src/unisims/unisim_VCFG4K.vhd vcom –work xilinxcorelib d:Xilinx/VHDL/src/XilinxCoreLib/*.vhd 第五步：将库编译好后，需要使其成为ModelSim的标准库。具体的方法是修改ModelSim安装目录下的modelsim.ini文件，添加以下内容： [Library] simprim_ver = d:/Xilinx/verilog/src/simprims unisim_ver = d:/Xilinx/verilog/src/unisims xilinxcorelib_ver = d:/Xilinx/verilog/src/XilinxCoreLib 通过以上五步骤，就可以完成后仿真流程，并使用ModelSim进行仿真。