【实验报告概述】
本实验报告基于“逻辑与计算机设计基础”课程，主要涉及译码器的设计与实现。译码器是一种数字逻辑电路，其主要功能是将一组输入信号转换为一组输出信号，其中每个输出对应于输入的特定组合。在这个实验中，学生需要理解和掌握译码器的工作原理，并能用Verilog编程语言设计和实现不同规模的译码器，包括2-4译码器、3-8译码器、4-16译码器、8-28译码器、16-216译码器以及32-232译码器。
【译码器工作原理】
译码器是一种多路选择器，它有多个输入线和较少的输出线。当输入线的特定组合被激活时，译码器会使得对应的输出线变为高电平（1），其余输出线则保持低电平（0）。例如，一个2-4译码器有2个输入（A、B）和4个输出（Y0、Y1、Y2、Y3）。当输入A和B的不同组合时，不同的输出线被选通。例如，输入为A=0, B=0时，Y0=1，其他输出为0。
【实验环境与工具】
实验使用了Basys3 FPGA开发板，这是一个硬件平台，可以实现数字逻辑电路的原型验证。同时，实验依赖于Vivado 2014集成开发环境，这是一个强大的FPGA设计工具，集成了设计、仿真、综合、布局布线等功能。此外，Verilog编程语言被用来描述和实现译码器的逻辑功能。
【实验步骤与源代码分析】
实验中，学生使用Verilog编写了一个5输入、16输出的译码器。输入由5个拨码开关控制，输出通过LED灯显示。源代码定义了一个名为decoder_5的模块，输入为5位二进制信号a，输出为16位二进制信号d0。在always @(a)块中，使用case语句根据输入a的不同值设置输出d0和d1的值。每个case分支对应于5位输入的一个可能组合，设置相应的32位输出。例如，当a为5'b00000时，输出d0和d1的值为32'b1000_0000_0000_0000_0000_0000_0000_0000，表示所有16个输出中的第一个被选中，其余关闭。
【实验目的与收获】
通过这个实验，学生能够：
1. 理解译码器的基本工作原理，明白如何根据输入信号生成相应的输出。
2. 掌握Verilog编程语言，用于描述数字逻辑电路的行为和结构。
3. 学习使用Vivado开发环境进行FPGA项目设计，包括代码编写、仿真和下载到硬件。
4. 实践数字逻辑电路的设计和实现，提升硬件描述语言的编程技能。
实验不仅巩固了理论知识，还加强了动手能力和问题解决能力，为后续的数字系统设计打下了坚实的基础。
